Behavioral-Level Simulation of Digital Readout for COFFEE at LHCb Upstream Pixel Tracker

Dit artikel beschrijft gedragsniveau-simulaties van de digitale uitlezing voor de COFFEE HVCMOS-pixelsensoren van het LHCb Upstream Pixel Tracker, waarbij wordt aangetoond dat het kolom-drain-mechanisme bij cyclustijden onder de 100 ns een efficiëntie van bijna 100% bereikt en de benodigde bufferdiepte voor het BXID-sharing-formaat wordt geëvalueerd om het ontwerp van toekomstige chips zoals COFFEE3 en CHiR te sturen.

De kern

Stel je voor dat je een gigantische, supersnelle camera bouwt om de kleinste deeltjes in het universum vast te leggen. Deze camera is bedoeld voor een gigantische deeltjesversneller in Zwitserland (de LHC bij CERN), waar protonen met bijna de lichtsnelheid tegen elkaar worden gebotst.

Deze paper gaat over een specifiek onderdeel van die camera: de COFFEE-chip. Dit is een heel slim, elektronisch brein dat moet beslissen welke deeltjes het belangrijk zijn om op te slaan en welke je kunt negeren. Omdat de botsingen zo snel gaan, moet dit brein razendsnel werken.

Hier is de uitleg in gewone taal, met een paar leuke vergelijkingen:

1. Het Probleem: Een storm van deeltjes

Stel je voor dat je in een drukke supermarkt staat, maar in plaats van mensen zijn het er miljarden deeltjes per seconde die tegen je aan komen.

• De situatie: De chip zit heel dicht bij de "botsingszone". Hier is het zo druk dat er tot wel 322 miljoen deeltjes per seconde op één klein stukje chip vallen.
• De uitdaging: Als de chip te traag is om te denken, mist hij de belangrijke deeltjes. Het is alsof je probeert foto's te maken van een vuurwerkshow, maar je camera is zo traag dat je alleen maar een witte vlek ziet.

2. De Oplossing 1: De "Postbode" (Column-Drain Readout)

De chip heeft een manier nodig om alle meldingen van de deeltjes naar buiten te sturen. Ze gebruiken een systeem dat ze "column-drain" noemen.

• De analogie: Stel je een lange rij postbodes voor (de kolommen). Elke postbode heeft een rij huizen (de pixels) waar hij langs moet. Als een huis een brief heeft (een deeltje), moet de postbode die ophalen en naar het postkantoor brengen.
• Het gevaar: Als de postbode te lang doet bij één huis, mist hij de brieven van de huizen erachter.
• De ontdekking: De onderzoekers hebben gekeken hoe snel deze postbodes moeten lopen. Ze ontdekten dat ze sneller dan 100 nanoseconden (dat is een miljardste van een seconde!) moeten werken.
  • Als ze langzamer zijn, begint de rij brieven op te lopen en vallen er belangrijke brieven weg (de chip verliest efficiëntie).
  • Als ze sneller zijn, halen ze bijna 100% van de brieven.

3. De Oplossing 2: De "Grote Wachtkamer" (Buffer en Geheugen)

Soms komen er plotseling heel veel deeltjes tegelijk aan (een "burst"), net als een plotselinge stroom aan klanten in de supermarkt.

• Het probleem: De uitgangskabels (de e-link) zijn niet oneindig breed. Ze kunnen niet alles tegelijk sturen.
• De oplossing: De chip heeft een enorme wachtkamer (een buffer) nodig waar de meldingen tijdelijk opgeslagen kunnen worden voordat ze naar buiten worden gestuurd.
• De vergelijking: Stel je een treinstation voor. Als er ineens 60 mensen tegelijk op het perron staan (in plaats van de gebruikelijke 30), moet je een grote wachtkamer hebben zodat niemand de trein mist.
• De uitdaging: De onderzoekers hebben berekend dat ze een heel groot geheugen nodig hebben om die zeldzame, maar enorme drukte op te vangen. Als ze te klein denken, mis je de "lange staart" van de drukte (die zeldzame momenten met 60 mensen).
• Het resultaat: Ze hebben een slim systeem ontworpen (een "cirkelvormige buffer") dat werkt als een draaiende band. Als de band vol raakt, schuift hij door. Ze hebben gekeken hoe groot deze band moet zijn om geen enkele trein te laten missen.

4. De "Slimme Sorteerder" (Data Format)

Om ruimte te besparen, gebruiken ze een slimme manier om de data te verpakken.

• De analogie: In plaats van voor elke persoon een heel groot formulier te vullen, gebruiken ze een compact formulier waarbij ze alleen de belangrijke informatie noteren.
• Het voordeel: Hierdoor wordt de data 40% kleiner. Dat betekent dat ze minder ruimte nodig hebben in hun wachtkamer en minder snel hun uitgangskabels hoeven te overbelasten.

Conclusie: Wat betekent dit voor de toekomst?

De onderzoekers hebben met een computermodel (een simulatie) nagekeken of hun ontwerp werkt voordat ze het daadwerkelijk in een fabriek hebben laten maken.

• De les: Om deze camera te laten werken in de toekomstige LHCb-upgrade, moeten de postbodes (de leessystemen) razendsnel zijn (binnen 100 nanoseconden) en moet de wachtkamer groot genoeg zijn voor de ergste drukte.
• De toepassing: Dit ontwerp wordt gebruikt voor de COFFEE3-chip (die in 2025 gemaakt wordt) en voor de CHiR-chip (die in 2026 klaar is).

Kortom: Ze hebben bewezen dat hun ontwerp snel genoeg en sterk genoeg is om de chaos van de deeltjesversneller te overleven, zodat wetenschappers de geheimen van het universum kunnen blijven ontrafelen.

Technische samenvatting

Technische Samenvatting: Gedragsniveau-simulatie van digitale uitlezing voor COFFEE in de Upstream Pixel Tracker van LHCb

Probleemstelling
De COFFEE-serie van HVCMOS-pixelsensoren (High Voltage Complementary Metal-Oxide-Semiconductor), ontwikkeld met het geavanceerde 55 nm-proces, is bestemd voor de Upstream Pixel (UP) tracker van het LHCb Upgrade II-project. Na de upgrade zal LHCb werken bij een bundelkruisingsfrequentie van 40 MHz en een hoge luminositeit ($1,0 \times 10^{34} cm^{-2}s^{-1}$). De dichtst bij de straal geplaatste chips (op 4 cm afstand) zullen blootstaan aan extreem hoge deeltjesaanslagfrequenties, met pieken tot wel 322,5 MHz per chip.
De uitdaging ligt in het ontwerp van de digitale uitlezingscircuitry die deze hoge snelheid en de niet-uniforme, "burst-achtige" datastromen (veroorzaakt door fluctuaties in de deeltjesdichtheid) aankan zonder dat er waardevolle data verloren gaat (efficiëntieverlies) of de buffercapaciteit wordt overschreden.

Methodologie
De auteurs hebben een gedragsniveau-simulatie (behavioral-level simulation) uitgevoerd met behulp van SystemC.

• Input: Monte Carlo (MC) simulaties van 50.000 proton-proton botsingen met een clustergrootte van 1,5 werden gebruikt als input voor de testbench. Dit benadert de realiteit beter dan gemiddelde hit-dichtheidswaarden, omdat het de fluctuaties en burst-achtige aard van de datastromen weergeeft.
• Focuspunten:
  1. Analyse van de kolom-drain uitleesmechanisme (gebruikt in COFFEE3) onder hoge hit-dichtheid.
  2. Evaluatie van de perifere uitleesarchitectuur die is aangepast aan het "BXID-sharing" dataformaat (Bunch Crossing ID), met name de benodigde bufferdiepte en geheugenresources.
• Scenario's: Twee "worst-case" chips werden geselecteerd voor simulatie: Chip 1 (274,9 MHz, niet-uniform verdeeld) en Chip 2 (322,5 MHz, de "hottest" chip).

Belangrijkste Bijdragen en Resultaten

1. Uitleesmechanisme en Efficiëntie:

   • Het gebruikte mechanisme slaat tijdstempels (leading/trailing edge) op in een in-pixel RAM-cel. Nieuwe hits worden genegeerd totdat bestaande data is uitgelezen, wat kan leiden tot inefficiëntie.
   • Resultaat: De chip-efficiëntie blijft bijna 100% zolang de uitleescyclus (READ signal width) ≤ 100 ns is.
   • Bij een cyclus > 100 ns daalt de efficiëntie significant. Bij Chip 1 leidt dit ook tot grote variatie in efficiëntie tussen verschillende dubbele kolommen, wat systematische bias in gereconstrueerde fysische grootheden kan veroorzaken.
   • Conclusie: Een uitleescyclus van maximaal 100 ns is kritisch. Dit wordt gebruikt in COFFEE3 (gefabriceerd in 2025).

2. Perifere Architectuur en Geheugenvereisten:

   • Vanwege bandbreedtebeperkingen wordt een "BXID-sharing" dataformaat gebruikt (Normal Compact format), wat bits bespaart (39-40% minder dan het standaardformaat).
   • De architectuur maakt gebruik van een globaal gedeelde multi-bank circular buffer.
   • Latentie: De tijd van een hit tot het bereiken van de buffer volgt een verdeling. Hoewel de meeste latentie < 80 klokcycli is, vormt er een lange staart (tot 215 cycli) door wachtrijen in de pixels.
   • Geheugen: Als de lange staart wordt afgekapt om geheugen te besparen, treedt er efficiëntieverlies op. De simulatie toont aan dat een FIFO-diepte van ongeveer 23 nodig is voor de frontend van de buffer.
   • Bandbreedte: Met zes 1,28 Gbps output-links wordt de bandbreedte zeer efficiënt benut (tot 99,8% voor de hoogste prioriteitslink). De maximale bezetting van de asynchrone FIFO is laag (max 6), wat aangeeft dat de huidige linkconfiguratie voldoende is voor de hoogste hit-dichtheid.

3. Implementatie:

   • De kolom-drain mechanisme is geïmplementeerd in COFFEE3.
   • De perifere architectuur voor BXID-sharing is geïmplementeerd in CHiR (tape-out begin 2026).

Betekenis en Toekomstperspectief
De studie biedt cruciale richtlijnen voor het ontwerp van de COFFEE-chips voor LHCb Upgrade II. De simulaties bevestigen dat:

• Een snelle uitleescyclus (≤ 100 ns) essentieel is om data-uitval te voorkomen bij extreme hit-rates.
• De benodigde geheugenresources voor de buffer groot zijn vanwege de lange staart in de latentieverdeling, maar dat de huidige 55 nm-procesruimte hiervoor toereikend is.
• Er nog ruimte is voor optimalisatie, aangezien het geheugen vaak inactief is; in de toekomst zullen intelligentere schedule-algoritmen worden toegepast.

De auteurs merken op dat de huidige simulatie nog geen "back-pressure" (terugkoppeling als de backend niet klaar is) bevatte. Volgende werk zal een globale simulatie omvatten om deze dynamiek volledig te modelleren.