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Este artigo apresenta a Arquitetura Numérica Híbrida de Resíduo Flutuante (HRFNA), um sistema formalmente definido com limites de erro rigorosos e implementação em FPGA que combina aritmética de resíduo livre de transporte com escalonamento de expoente leve, alcançando maior eficiência energética e throughput em comparação com a precisão de ponto flutuante IEEE 754 padrão.
Este artigo apresenta duas técnicas de software, Escalonamento Consciente de Estouro (OAS) e Escalonamento de Macro Bloco (MBS), que reduzem drasticamente a lacuna de precisão entre os formatos MXFP4 e NVFP4 em Grandes Modelos de Linguagem, permitindo que o padrão MXFP4 atinja acurácia quase equivalente ao NVFP4 sem exigir alterações no hardware.
Este estudo empírico mapeia as interações entre diferentes classes de modelos de linguagem e estratégias de engenharia de prompts na geração de código Verilog, identificando padrões de desempenho e generalização através de um design experimental controlado.
O artigo apresenta o "Design Conductor", um agente autônomo capaz de projetar, verificar e gerar o layout final (GDSII) de uma CPU RISC-V Linux-compatível operando a 1,48 GHz em apenas 12 horas, partindo de um documento de requisitos e marcando a primeira vez que um agente autônomo construiu um processador completo do conceito à fabricação.
O artigo apresenta o CktEvo, um benchmark e framework de referência que permite a otimização automática de nível de repositório em projetos RTL, utilizando modelos de linguagem para realizar edições que preservam a funcionalidade e melhoram métricas de Potência, Desempenho e Área (PPA) com base em feedback da cadeia de ferramentas.
O artigo apresenta o SiliconMind-V1, um framework multi-agente que utiliza geração de dados orientada a raciocínio e verificação baseada em testbenches para permitir que modelos de linguagem localmente ajustados gerem, testem e depurem designs RTL em Verilog com maior correção funcional e menor custo do que os métodos existentes.
O artigo apresenta o AnalogToBi, um framework que gera automaticamente topologias de circuitos analógicos em nível de dispositivo com alta validade e novidade, utilizando uma representação baseada em grafos bipartidos, decodificação guiada por gramática e tokens de controle funcional para superar as limitações de métodos anteriores.
O artigo apresenta o KernelCraft, o primeiro benchmark que avalia a capacidade de agentes de IA de gerar e otimizar automaticamente kernels de baixo nível para aceleradores emergentes com instruções personalizadas, demonstrando que esses sistemas podem produzir código funcional e eficiente, reduzindo significativamente o tempo e o custo de desenvolvimento para novas arquiteturas de hardware.
O artigo apresenta o ALADIN, um framework de análise do espaço de projeto que permite avaliar trade-offs entre precisão, latência e consumo de recursos em aceleradores de IA embarcados com memória scratchpad, utilizando modelos de redes neurais quantizadas sem a necessidade de implantação física no hardware alvo.
Esta tese de doutoramento apresenta métodos inovadores e economicamente eficientes para avaliar e melhorar a confiabilidade de aceleradores de hardware de redes neurais profundas, incluindo uma revisão sistemática da literatura, novas ferramentas analíticas e uma técnica de aprimoramento em tempo real chamada AdAM que equilibra eficiência computacional e tolerância a falhas.
Este artigo de revisão analisa o cenário de processadores de IA de ultra-baixo consumo, comparando arquiteturas heterogêneas, aceleradores neurais e processamento em sensor, e valida empiricamente essas abordagens através de benchmarks de um modelo de segmentação em três plataformas representativas (GAP9, STM32N6 e IMX500), demonstrando a superioridade do processamento em sensor em eficiência energética e latência.
Este artigo apresenta uma arquitetura de acelerador de CNN para FPGAs que realiza processamento de múltiplos pixels e exploração do espaço de projeto orientada à taxa de dados, otimizando a utilização de recursos e permitindo a implementação eficiente de redes complexas em um único dispositivo.
O artigo apresenta o ARKV, um framework leve e adaptativo que gerencia dinamicamente o cache KV em modelos de linguagem grandes sob orçamentos de memória restritos, alocando diferentes níveis de precisão aos tokens com base na importância e nas dinâmicas de atenção para reduzir o uso de memória em quatro vezes enquanto mantém a precisão em tarefas de contexto longo.
Este artigo demonstra que é possível substituir multiplicações reais e complexas por operações de quadrado em multiplicações de matrizes e convoluções, resultando em reduções significativas de recursos de hardware e permitindo novas arquiteturas como arrays sistólicos e núcleos tensoriais baseados em quadrados.
Este estudo avalia a reutilização de ancilas sem medição via "blind reset" em processadores supercondutores e de íons aprisionados, demonstrando que a técnica pode reduzir a latência do ciclo lógico em até 38 vezes enquanto mantém a limpeza das ancilas, fornecendo diretrizes específicas para cada plataforma sobre quando essa estratégia é mais eficiente.
Este artigo apresenta um framework de compressão para Computação de Reservatório que utiliza um mecanismo de poda baseado em sensibilidade para otimizar o equilíbrio entre precisão do modelo e eficiência de hardware em implementações FPGA, demonstrando reduções significativas no consumo de energia e recursos sem degradação perceptível da acurácia.
O artigo apresenta o FormalRTL, um novo framework multiagente que integra modelos de referência de software como especificações formais para gerar e verificar código RTL de forma escalável e confiável, superando os desafios de síntese de hardware em escala industrial.
O artigo apresenta o Kareto, um otimizador que utiliza poda guiada por retornos decrescentes e ajuste adaptativo para gerenciar dinamicamente a configuração de armazenamento em camadas do cache KV em serviços de LLM, permitindo identificar configurações na fronteira de Pareto que melhoram significativamente o throughput, reduzem a latência ou diminuem os custos em comparação com estratégias estáticas.
Este artigo oferece uma revisão abrangente sobre o design e a análise de desempenho de aceleradores de IA baseados em FPGA, explorando otimizações de hardware, comparando-os com outras soluções e identificando desafios para futuras inovações no contexto de modelos de aprendizado profundo.
O artigo apresenta a família AetherFloat, uma arquitetura de ponto flutuante baseada em radix-4 e mantissa explícita projetada para aceleradores de IA que elimina a necessidade de lógica de escalonamento por bloco (Block-Scaling), oferecendo reduções significativas em área, potência e atraso de caminho crítico, enquanto utiliza arredondamento estocástico para mitigar gradientes que desaparecem.