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O artigo apresenta o GOMA, um framework de mapeamento globalmente ótimo para multiplicação de matrizes em aceleradores espaciais que utiliza modelagem analítica e abstração geométrica para resolver o problema de busca de mapeamento de forma eficiente, garantindo otimidade e superando significativamente as soluções atuais em termos de eficiência energética e tempo de execução.
Este artigo propõe uma abordagem de estimativa de pose humana baseada em ondas milimétricas que substitui módulos de pré-processamento puramente orientados a dados por princípios físicos explícitos, resultando em um modelo significativamente mais leve e eficiente que mantém a precisão competitiva e permite a execução em tempo real em dispositivos de baixo custo como o Raspberry Pi.
Este artigo apresenta uma nova arquitetura de capacidades implementada em FPGA que permite a criação de um sistema operacional de tempo real seguro sem TCB de software em tempo de execução, isolando completamente subsistemas e periféricos não confiáveis sem exigir alterações de hardware.
O artigo propõe um framework de dois níveis gerenciado pelo sistema operacional quântico para tratar decodificadores como aceleradores compartilhados, resolvendo o problema de provisionamento de hardware e reduzindo os requisitos de decodificação em 10-40% para viabilizar a computação quântica tolerante a falhas.
Este artigo apresenta uma visão comunitária para identificar e priorizar oportunidades de pesquisa e desenvolvimento em sistemas de aprendizado de máquina baseados em hardware heterogêneo, de borda e quântico, visando superar os desafios de aquisição e processamento de dados nas futuras experiências de física de partículas.
O artigo apresenta o RedFuser, um framework automático que utiliza uma metodologia teórica para fundir operações de redução em cascata em um único loop, gerando kernels otimizados que superam compiladores de IA existentes e igualam o desempenho de soluções manuais.
O artigo apresenta o *dmaplane*, um módulo do kernel Linux que orquestra a gestão de buffers e a transferência de dados via DMA para otimizar pipelines de IA, oferecendo recursos como compartilhamento de memória *dma-buf*, controle de fluxo baseado em créditos e integração com GPU, permitindo inferência distribuída eficiente entre máquinas.
Este estudo apresenta uma avaliação abrangente da inferência de LLMs em GPUs AMD Instinct MI325X, demonstrando que otimizações específicas da arquitetura (como o uso seletivo do runtime AITER e configurações de cache) são essenciais para maximizar o desempenho, alcançando altas taxas de processamento e estabilidade em workloads de texto e visão.
O artigo apresenta o HTM-EAR, um sistema de memória hierárquica que combina armazenamento de trabalho baseado em HNSW com armazenamento de arquivo e um mecanismo de roteamento híbrido para preservar informações essenciais e manter alta precisão em consultas sob condições de saturação, superando significativamente abordagens tradicionais como LRU.
Este artigo de posição enquadra a memória de sistemas multiagentes como um problema de arquitetura de computadores, propondo uma hierarquia de três camadas e destacando a consistência da memória como o desafio mais urgente para garantir a confiabilidade e escalabilidade desses sistemas.
Este artigo propõe o uso de pools de memória CXL para armazenar a memória condicional Engram em Grandes Modelos de Linguagem, integrando-a ao SGLang para oferecer uma solução de armazenamento escalável e econômica com desempenho de inferência próximo ao da memória DRAM.
O artigo propõe uma nova abordagem de "esparsidade suave" baseada em um proxy de bit significativo mais alto (MSB) integrada como instrução RISC-V personalizada, que reduz drasticamente as operações de multiplicação e acumulação (MACs) e o consumo de energia em CNNs para inferência em dispositivos de borda, superando significativamente os métodos tradicionais de esparsidade rígida sem perda de precisão.
Este artigo apresenta a Quantização K-Means com Supressão de Fronteira (BS-KMQ), uma nova abordagem de quantização não linear que reduz a resolução necessária de conversores analógico-digital em computação em memória, alcançando ganhos significativos em precisão, eficiência energética e velocidade em comparação com métodos existentes.
Este artigo propõe uma arquitetura FPGA pipeline otimizada para a busca de vetores de deslocamento na ferramenta de cópia de padrão intra (IPC) do JPEG XS, alcançando um alto rendimento e baixo consumo energético que viabiliza sua implementação prática em hardware.
Este artigo apresenta uma arquitetura de referência e um roteiro para a evolução de supercomputadores centrados em quântica (QCSC), que integram processadores quânticos, GPUs e CPUs em três fases distintas para superar as limitações atuais de orquestração manual e permitir a execução eficiente de algoritmos híbridos em pesquisas aplicadas.
Este artigo deriva estimativas teóricas de limites inferiores para o consumo energético de otimizadores neuromórficos ideais que utilizam o paradigma de "aprendizado na memória" (LIM), estabelecendo métricas de eficiência energética independentes do modelo que dependem apenas do número de operações, tamanho do modelo, velocidade de convergência e precisão da solução.
Este artigo apresenta os "Linear Layouts", uma abordagem inovadora que modela layouts de tensores usando álgebra linear sobre para permitir definições genéricas e conversões eficientes, otimizando a geração de código no Triton e reduzindo a complexidade do backend do compilador.
Este trabalho propõe uma máquina de Ising baseada em SRAM com computação em memória digital para reformular e resolver o problema de verificação de robustez de redes neurais binárias como uma otimização binária quadrática, alcançando aceleração e eficiência energética significativas ao utilizar soluções imperfeitas para identificar perturbações adversariais.
O artigo apresenta o LUMINA, um framework de exploração arquitetônica de GPUs orientado por LLMs que utiliza análise de gargalos e regras auto-corrigidas para identificar designs superiores ao A100 com eficiência 17,5 vezes maior que métodos baseados em aprendizado de máquina, reduzindo drasticamente o custo de busca em espaços de design complexos.
Este artigo apresenta um acelerador em FPGA que elimina o gargalo de memória no processo de decodificação do mecanismo de atenção linear Gated DeltaNet, mantendo o estado recorrente em memória on-chip e alcançando uma velocidade 4,5 vezes superior e uma eficiência energética 60 vezes maior em comparação com GPUs de última geração.