Hardware-Aware Design of a GNN-Based Hit Filtering Algorithm for the Belle II Level-1 Trigger

Este trabalho apresenta um fluxo de trabalho de compressão de modelo orientado a hardware para um algoritmo de filtragem de hits baseado em Redes Neurais de Grafos, otimizado para FPGAs no sistema de gatilho de nível 1 do experimento Belle II, que reduz o custo computacional em mais de duas ordens de magnitude mantendo uma alta eficiência na rejeição de ruído de fundo.

O essencial

Imagine que o experimento Belle II é como uma das maiores festas de física do mundo, onde partículas de alta energia colidem e criam um caos incrível de informações. O problema é que essa festa é tão barulhenta (devido a "ruídos" do feixe de partículas) que os guardas de segurança (o sistema de gatilho ou trigger) ficam sobrecarregados. Eles precisam decidir, em microssegundos (mais rápido que um piscar de olhos), quais eventos são interessantes para guardar e quais são apenas lixo que deve ser descartado.

Se eles guardarem tudo, o sistema de armazenamento explode. Se descartarem o errado, podem perder a descoberta de uma nova lei da física.

Aqui está o que os autores deste artigo fizeram, explicado de forma simples:

1. O Problema: O Guardião Exausto

O sistema de segurança atual precisa ser super-rápido e ter memória limitada (como um guarda que só pode olhar para 100 pessoas por vez e decidir em 5 segundos quem entra).

• O desafio: O ruído de fundo é tão alto que o guarda precisa de ajuda para filtrar as pessoas certas antes mesmo de chegar à porta.
• A solução proposta: Eles criaram um "assistente inteligente" baseado em uma Rede Neural de Grafos (GNN). Pense nisso como um detetive que olha para a relação entre as pessoas (os pontos de colisão) para entender quem é quem.

2. O Desafio Técnico: O Detetive Gigante vs. O Relógio de Bolso

O detetive (a inteligência artificial) era muito inteligente, mas também muito grande e lento.

• Ele era como um elefante em uma loja de porcelana: muito poderoso, mas ocupava muito espaço e consumia muita energia.
• O hardware disponível (chips chamados FPGA) é pequeno, rápido e tem pouca energia, como um relógio de pulso. Não dá para colocar um elefante dentro de um relógio.

3. A Solução Criativa: A "Sopa de Letrinhas" Inteligente

Os autores criaram um processo de "compressão" para transformar esse elefante em um rato que cabe no relógio, sem perder a inteligência. Eles fizeram três coisas principais:

• Reduzir o Tamanho (Otimização): Eles cortaram o "cérebro" da IA. Em vez de ter várias camadas de neurônios complexos, simplificaram a estrutura. É como trocar um livro de 1.000 páginas por um resumo de 200 páginas que ainda conta a mesma história.
• Quantização (Ajuste de Precisão): A IA original usava números com muitos decimais (como calcular a distância entre duas estrelas com precisão de um átomo). Para o chip, isso é desperdício. Eles mudaram para números inteiros simples (como contar em "4 bits"). É como trocar uma régua de milímetros por uma régua de centímetros: ainda serve para a maioria das tarefas, mas é muito mais rápida de ler.
• Poda (Podar o Jardim): Eles removeram as conexões que a IA quase não usava. Imagine um jardim onde você corta os galhos secos. A planta continua viva e bonita, mas gasta menos água e luz.

4. O Resultado: O Milagre da Eficiência

O resultado foi impressionante:

• Velocidade e Tamanho: O custo computacional (medido em "operações de bits") caiu mais de 100 vezes. O elefante virou um rato que cabe no relógio.
• Inteligência: Mesmo sendo muito menor e mais simples, o detetive continua quase tão bom quanto o original.
  • O modelo original acertava 97,4% das vezes.
  • O modelo comprimido acertou 96,8% das vezes.
  • Analogia: É como se você trocasse um Ferrari de corrida por um carro popular econômico. O carro popular é 100 vezes mais barato e consome menos gasolina, mas ainda consegue chegar ao mesmo destino no mesmo tempo, com apenas uma diferença de 0,6% na pontuação de chegada.

5. Por que isso importa?

Agora, esse "detetive comprimido" pode ser instalado nos chips de hardware do experimento Belle II.

• Ele vai funcionar em tempo real, filtrando o lixo do universo antes que ele sobrecarregue os computadores.
• Isso permite que os físicos foquem apenas nas colisões que realmente importam, aumentando as chances de descobrir nova física (algo além do Modelo Padrão).

Em resumo: Os autores pegaram uma inteligência artificial gigante e lenta, ensinaram-na a ser pequena, rápida e eficiente (como um ninja), e provaram que ela ainda é capaz de resolver o problema complexo de separar o sinal do ruído em uma das colisões mais violentas do universo.

Resumo técnico

Resumo Técnico: Design Consciente de Hardware de um Algoritmo de Filtragem de Hits Baseado em GNN para o Nível-1 do Trigger do Belle II

1. Problema e Contexto

O experimento Belle II, localizado no colisor SuperKEKB, opera com alta luminosidade, o que gera um aumento significativo no fundo induzido pelo feixe. Para lidar com isso, o sistema de aquisição de dados (DAQ) depende de um Trigger de Nível-1 (L1) baseado em hardware, que deve selecionar eventos físicos relevantes em tempo real, reduzindo drasticamente o volume de dados para leitura do detector.

O sistema L1 enfrenta restrições rigorosas:

• Latência: Deve operar dentro de uma janela de 5 µs.
• Recursos: Deve ser implementado em dispositivos FPGA (Field-Programmable Gate Array) com recursos limitados.
• Desempenho: Precisa manter alta eficiência na detecção de sinais físicos enquanto rejeita o fundo.

Um sub-trigger crítico é o do Câmaras de Deriva Central (CDC), responsável por fornecer informações de rastreamento. O aumento do fundo impacta a eficiência e a pureza da reconstrução de trajetórias, exigindo uma filtragem de hits rápida e eficaz antes da reconstrução de trajetórias. O objetivo deste trabalho é implementar uma rede neural gráfica (GNN) para essa filtragem diretamente no hardware L1, superando os desafios de latência e recursos computacionais.

2. Metodologia: Pipeline de Compressão e Co-design

Os autores desenvolveram um fluxo de trabalho de co-design software-hardware para adaptar um modelo GNN de precisão total para execução em FPGA. O processo envolveu as seguintes etapas principais:

• Modelo Base: Utilização de uma arquitetura leve de Interaction Network (uma variante de GNN) implementada inicialmente em PyTorch Geometric. O modelo consiste em três blocos MLP sequenciais: atualização de arestas ($R_1$), atualização de nós ($O$) e classificação final de arestas ($R_2$).
• Redução de Tamanho do Modelo e do Grafo:
  • Redução do número de camadas ocultas nos blocos MLP (de 2 para 1) e diminuição do número de neurônios (de 8 para 6), reduzindo os parâmetros treináveis de 495 para 211.
  • Alteração das arestas do grafo de bidirecionais para unidirecionais, reduzindo pela metade o número de arestas e a carga computacional.
• Quantização Consciente de Hardware (4-bit):
  • Implementação de treinamento consciente de quantização (QAT) usando a biblioteca Brevitas.
  • Uso de aritmética de ponto fixo com precisão mista: 4 bits para pesos e entradas, 6 bits para ativações, 16 bits para bias e 8 bits para saídas.
  • Remoção da função de ativação sigmoid pós-treinamento, pois a decisão de classificação depende apenas do limiar do escore.
• Poda (Pruning):
  • Aplicação de poda não estruturada baseada em magnitude, aumentando a esparsidade dos pesos linearmente até atingir 65% de esparsidade.
• Métrica de Complexidade:
  • Utilização do número de Operações de Bits (BOPs) como métrica principal para avaliar a complexidade computacional e a adequação aos recursos do FPGA, em vez de apenas contar operações de ponto flutuante (FLOPs).

3. Contribuições Principais

• Fluxo de Trabalho Iterativo: Apresentação de um processo de design que guia a arquitetura do modelo com base nas limitações de hardware (precisão, recursos e latência), em vez de apenas documentar uma implementação final.
• Otimização para FPGA: Desenvolvimento de um pipeline que transforma um modelo de precisão total em uma configuração viável para o dispositivo AMD Ultrascale XCVU190, utilizado no sistema de trigger do Belle II.
• Métrica de Custo Hardware-Aware: Validação do uso de BOPs como um proxy eficaz para estimar a complexidade de implementação em FPGA, permitindo a identificação de configurações que atendem às restrições de latência e recursos.
• Preservação de Desempenho: Demonstração de que é possível reduzir drasticamente a complexidade computacional mantendo a precisão física necessária para o experimento.

4. Resultados

O desempenho foi avaliado utilizando dados de colisão do Belle II de 2024 e simulações:

• Desempenho de Classificação (AUC):
  • O modelo de precisão total alcançou uma AUC de 0,974.
  • O modelo final comprimido e podado manteve uma AUC de 0,968, representando uma degradação mínima.
  • A eficiência de hits e a rejeição de fundo foram preservadas, com a rejeição de fundo caindo de 94,2% para 90,9% a uma eficiência de 95%.
• Redução de Complexidade (BOPs):
  • O modelo inicial exigia 116,6 MBOPs (Mega Operações de Bits) por setor do CDC.
  • O modelo final comprimido reduziu esse custo para 1,8 MBOPs, uma redução de mais de duas ordens de magnitude.
  • Este valor (1,8 MBOPs) cai dentro da faixa-alvo definida (1,0 a 2,5 MBOPs) compatível com os recursos do FPGA.
• Implementação em Hardware:
  • Uma implementação de validação em FPGA (AMD Ultrascale XCVU190) para um grafo com 495 nós e 2163 arestas resultou em:
    • Uso de 35,65% das LUTs (Look-Up Tables).
    • Uso de 29,75% dos Flip-Flops (FFs).
    • 0% de uso de DSPs (Digital Signal Processors).
    • Latência total de pipeline de 632,4 ns a 128 MHz, atendendo ao requisito de sub-microsegundo.

5. Significado e Conclusão

Este trabalho demonstra a viabilidade de implantar algoritmos de aprendizado de máquina complexos (GNNs) em sistemas de trigger de física de alta energia com restrições extremas de latência e recursos. A abordagem de compressão consciente de hardware permitiu reduzir o custo computacional em mais de 100 vezes sem comprometer significativamente a capacidade de discriminação de sinais físicos.

A solução proposta permite que o sistema L1 do Belle II realize uma filtragem de hits mais inteligente e eficiente, essencial para lidar com o aumento da luminosidade e do fundo do feixe nas fases futuras do experimento. O sucesso na preservação da métrica AUC (0,968) junto com a redução drástica de BOPs valida a estratégia de co-design, estabelecendo um precedente para futuras implementações de IA em hardware de trigger em experimentos de física de partículas.