A Novel Approach for Fault Detection and Failure Analysis of CMOS Copper Metal Stacks

Este artigo descreve uma abordagem inovadora para a detecção de falhas e análise de defeitos em pilhas de metal de cobre CMOS, focando na caracterização de rendimento e na identificação de assinaturas de falha recorrentes em sensores de pixel monolíticos costurados (MOSS) desenvolvidos para o sistema ITS3 do experimento ALICE no CERN.

O essencial

Imagine que você precisa construir um gigantesco painel solar para uma usina de energia, mas o seu molde de corte (o "retículo") é pequeno, como um cartão de visita. Como você faz um painel do tamanho de uma mesa de jantar usando um molde pequeno? A resposta é: você corta várias peças e as costura (stitching) umas nas outras, como se estivesse colando várias telhas para cobrir um telhado enorme.

Este artigo da IEEE Transactions on Nuclear Science conta a história de como a equipe do CERN (o laboratório de física de partículas) tentou fazer exatamente isso para o experimento ALICE, mas encontrou um problema estranho nas "costuras" e como o resolveram.

Aqui está a explicação simplificada, passo a passo:

1. O Grande Desafio: Costurando Silício

O CERN precisa de sensores de imagem gigantes (quase 30 cm de comprimento) para ver as partículas que colidem. Como a tecnologia atual não consegue fazer um chip tão grande de uma só vez, eles usam uma técnica de costura: juntam várias peças menores em uma única peça grande.

Para testar se essa "costura" funcionaria, eles criaram um protótipo chamado MOSS. Pense no MOSS como um "treino de costura" antes de fazer o vestido de noiva real. Eles fizeram 24 "pães" (wafers) e testaram 20 deles.

2. O Problema: O "Curto-Circuito" Invisível

Ao ligar esses sensores gigantes, algo estranho aconteceu. Em muitos deles, a eletricidade estava vazando por onde não deveria (um curto-circuito).

• A Analogia: Imagine que você está enchendo um balão de água. De repente, você vê uma gota escorrendo de um lugar que não tem furo visível. A água está vazando por dentro da borracha, entre duas camadas que não deveriam se tocar.

O problema era que esses vazamentos (curtos) apareciam em lugares aleatórios e com frequências diferentes em cada "pão" (wafer), o que tornava difícil descobrir a causa.

3. A Detetive de Fogo: Como eles acharam o erro?

A equipe não podia apenas ligar o chip e torcer para o melhor. Eles usaram uma abordagem de três etapas, como um detetive investigando um crime:

1. O Teste de Resistência (O "Toque"): Antes de ligar a energia total, eles deram pequenos "tocos" elétricos para ver onde a resistência estava baixa (onde a eletricidade passava fácil demais, indicando um curto).
2. O Aquecimento Lento (O "Ramp-up"): Eles ligaram a energia muito devagar, como se estivessem aquecendo um forno. Se houvesse um curto, ele começaria a esquentar.
3. A Câmera Térmica (O "Olho de Águia"): Eles usaram uma câmera especial que vê calor. Quando o curto acontecia, aparecia um ponto quente (um "hotspot") na imagem, como uma mancha de fogo em um mapa de calor.

Com a câmera, eles viram que esses pontos quentes apareciam em lugares específicos do chip, geralmente entre as grandes áreas de pixels (os "olhos" do sensor).

4. A Descoberta: O "Casamento" Proibido das Camadas

Ao olhar de perto (usando microscópios e cortando o chip em fatias finíssimas com um feixe de íons, como um bisturi atômico), eles descobriram a causa raiz:

• O chip tem várias camadas de cobre (como andares de um prédio).
• As duas camadas do topo (chamadas M7 e M8) foram feitas de uma forma especial para este projeto.
• O Erro: Em certas áreas do desenho do chip, essas duas camadas de cobre (M7 e M8) ficavam muito próximas, quase se tocando, mas sem um isolante perfeito entre elas. Era como se dois fios de cobre estivessem quase encostando um no outro, e a poeira ou uma imperfeição na fabricação fazia eles se tocarem, criando o curto.

5. A Solução Mágica: "Queimar" o Problema

Uma coisa curiosa aconteceu: quando eles aumentavam a corrente elétrica para ligar o chip, o ponto quente ficava tão quente que queimava o material que estava causando o curto.

• A Analogia: É como se você tivesse um pequeno galho preso entre dois fios elétricos. Ao ligar a energia, o galho queima e vira cinza, abrindo o caminho e salvando o circuito.
• O Resultado: 89% dos chips com defeito conseguiram "curar" a si mesmos após esse processo de "queima controlada" e funcionaram perfeitamente depois.

6. O Final Feliz

A equipe relatou o que descobriu para a fábrica (o foundry). A fábrica entendeu que o "casamento" entre as camadas M7 e M8 estava perigoso e mudou as regras de desenho (design rules) para garantir que, no futuro, essas camadas ficassem sempre bem separadas.

Resumo da Ópera:
Este artigo não é apenas sobre chips de computador; é uma lição de como trabalhar em equipe (cientistas + fábrica), usar ferramentas inteligentes (câmeras térmicas) e ter paciência (testar devagar) para encontrar um defeito invisível, consertá-lo e garantir que a próxima geração de sensores para o CERN funcione perfeitamente. Eles transformaram um problema de fabricação em uma lição valiosa para a indústria de semicondutores.

Resumo técnico

Título: Uma Nova Abordagem para Detecção de Falhas e Análise de Defeitos em Pilhas de Metal de CMOS

1. Problema e Contexto

O experimento ALICE no CERN está em processo de atualização para o seu Sistema de Rastreamento Interno 3 (ITS3). Este sistema requer sensores de pixels ativos monolíticos de grande escala (até 97 mm × 266 mm), fabricados em tecnologia CMOS de 65 nm. Devido ao tamanho exceder as dimensões máximas de um retículo de design único, a fabricação exige uma técnica de "costura" (stitching) em wafers de 300 mm.

Para validar a viabilidade e o rendimento (yield) desse processo, foi desenvolvido um protótipo chamado MOSS (MOnolithic Stitched Sensor), com dimensões de 14 mm × 259 mm. O objetivo principal era entender a técnica de costura e garantir um alto rendimento. No entanto, durante a caracterização de 20 wafers, foram descobertas falhas recorrentes (curtos-circuitos) com frequências variadas, ameaçando a viabilidade da produção em massa. O desafio era identificar a raiz dessas falhas sem revelar detalhes sensíveis do processo de fabricação, focando na metodologia de medição e análise.

2. Metodologia

Os autores desenvolveram uma abordagem sistemática e colaborativa com a fundição (foundry) para detectar e analisar as falhas:

• Medição de Impedância: Antes de energizar o chip, foram realizadas medições de impedância em todas as combinações de pares de redes de alimentação (28 combinações possíveis). Um curto foi identificado por baixas impedâncias (resistência < 30 Ω).
• Rampas de Potência e Câmera Térmica: Os chips foram energizados gradualmente (rampas de tensão) enquanto as correntes eram monitoradas. Uma câmera térmica de alta resolução (50 µm) foi utilizada para localizar pontos quentes (hotspots) associados a curtos-circuitos.
• Correlação com o Design: As localizações dos pontos quentes foram sobrepostas ao layout do chip e à pilha de metal (metal stack) para identificar padrões de falha.
• Validação por FIB-SEM: Para confirmação física, foram utilizados cortes transversais com Feixe de Íons Focado (FIB) e Microscopia Eletrônica de Varredura (SEM) nas localizações exatas das falhas, antes e depois da "queima" (burn-through) do curto.
• Análise Estatística: Foram analisados dados de 20 wafers (totalizando 1620 unidades funcionais ou HUs) para estabelecer correlações estatísticas.

3. Contribuições Chave

• Metodologia de Detecção Precoce: A introdução de um procedimento passo a passo (impedância → rampa de potência → imagem térmica) permite a detecção de falhas que seriam mascaradas se o chip fosse energizado diretamente.
• Identificação da Causa Raiz: A descoberta de que os curtos não estavam relacionados à densidade de integração ou a uma única camada de metal, mas sim a interações específicas entre as duas camadas de cobre superiores (M7 e M8) em áreas de layout específicas.
• Estratégia de Mitigação: A análise forneceu feedback crítico à fundição, permitindo a implementação de regras de design revisadas para eliminar o modo de falha em futuras produções.
• Caracterização de "Burn-through": Demonstração de que a maioria dos curtos pode ser removida intencionalmente através de correntes moderadas, permitindo que o chip opere normalmente após a correção.

4. Resultados Principais

• Distribuição de Falhas: Curtos foram observados em todos os 20 wafers testados, com flutuações estatísticas significativas entre eles. As falhas ocorreram apenas em combinações específicas de redes de alimentação (AVDD, DVDD, AVSS, DVSS, PSUB), excluindo as redes de Backbone e I/O.
• Localização Geométrica: As falhas concentravam-se nas regiões entre matrizes de pixels onde apenas as camadas de metal M7 e M8 estavam presentes. Não houve correlação com a densidade de integração (topo vs. fundo do chip).
• Hipótese Validada: A análise estatística (156 casos) confirmou com 94% de precisão (em uma janela de 100 µm) que as falhas ocorrem onde há características de layout envolvendo ambas as camadas M7 e M8 simultaneamente (Hipótese A), refutando a hipótese de falha em uma única camada (Hipótese B).
• Eficácia da Correção:
  • 61,5% das unidades não apresentaram correntes transitórias altas.
  • 34,2% apresentaram curtos que foram removidos por "burn-through" (queima do defeito).
  • 4,3% apresentaram falhas persistentes.
  • 89% das unidades com curtos puderam ser operadas com sucesso após a remoção do curto.
• Observação de Reconexão: Alguns curtos queimados reconectaram-se posteriormente devido à expansão e contração térmica local, evidenciando a instabilidade mecânica da pilha de metal.

5. Significado e Conclusão

O artigo demonstra que a integridade da pilha de metal em sensores CMOS avançados é crítica, especialmente quando novas camadas (como M7 e M8) são introduzidas em colaboração com a fundição. A abordagem proposta — combinando medições de impedância, rampas de potência controladas, imageamento térmico e análise de layout — provou ser uma ferramenta poderosa para a análise de defeitos (Root Cause Analysis).

A principal lição é que falhas sutis em camadas de interconexão podem passar despercebidas em testes convencionais de energização direta. A metodologia desenvolvida não apenas salvou o projeto ITS3 ao permitir a correção do design, mas também estabelece um padrão para a caracterização de dispositivos CMOS de tecnologia avançada, garantindo altos rendimentos em sensores de grande escala para física de altas energias.