Identification and mitigation of memory block timing issue in ITk ABCStar during ASIC production

Este artigo detalha a identificação de uma falha de temporização no ASIC ABCStar que ameaçava os rendimentos de produção e a mitigação bem-sucedida desse problema por meio da combinação do aumento da tensão de operação do núcleo e do ajuste do ciclo de trabalho do relógio, evitando assim alterações de processo ou redesenhos onerosos e permitindo a produção contínua dos módulos do detector ATLAS ITk.

O essencial

A História do Chip "Estrela" que Gaguejava

Imagine o experimento ATLAS no CERN como uma câmera massiva e de alta velocidade tentando tirar fotos de partículas colidindo a quase a velocidade da luz. Para fazer isso, ela precisa de milhões de sensores minúsculos e superinteligentes chamados chips ABCStar. Esses chips são os "olhos" da câmera, lendo dados de tiras de silício e enviando-os para um computador central.

Antes que a câmera pudesse ser construída, os engenheiros precisavam fabricar esses chips. Eles esperavam que cerca de 90% dos chips funcionassem perfeitamente. No entanto, durante os testes, descobriram um problema aterrorizante: em alguns lotes de chips, apenas 2% funcionavam. O restante estava falhando.

O Mistério: Um Fantasma "Comprovado em Silício"

Os engenheiros estavam confusos. Os chips com defeito não estavam quebrados de forma estranha; eles estavam passando em quase todos os testes. Eles podiam ler sinais analógicos, lidar com energia e fazer matemática complexa. A única coisa em que falhavam era um teste digital específico que verificava se conseguiam memorizar e recuperar dados corretamente.

Os dados estavam sendo armazenados em blocos SRAM (pense neles como cadernos de memória de curto prazo do chip). Esses blocos de memória específicos haviam sido usados em muitos outros chips bem-sucedidos antes. Na indústria, isso é chamado de "comprovado em silício". É como usar um design de pneu que esteve em milhões de carros sem nunca ter tido um estouro. Todos assumiam que esses pneus eram perfeitos.

Os engenheiros suspeitavam que a própria memória estava quebrada, mas estavam errados. A memória estava bem. O problema era o controlador de tráfego (a "lógica de cola") que dizia à memória quando escrever e quando ler.

A Causa Raiz: Uma Dessincronização de Tempo

Aqui está a analogia: Imagine uma corrida de revezamento onde um corredor (os dados) precisa passar um bastão para um companheiro de equipe (a memória) exatamente quando um apito soa.

• O Plano: O apito soa, o corredor corre e o companheiro de equipe pega o bastão.
• A Realidade: Em alguns desses chips, o corredor era ligeiramente mais lento do que os engenheiros pensavam. Como os modelos de memória "comprovados em silício" eram baseados em ferramentas mais antigas, eles não levavam em conta o fato de que o corredor poderia ser um pouco lento neste lote específico da fábrica.
• O Resultado: O companheiro de equipe tentou pegar o bastão muito cedo. O corredor ainda não estava lá. O bastão caiu. Em termos de chip, isso é um flip de bit ou um erro de temporização. Os dados foram corrompidos.

Isso aconteceu principalmente nas bordas das pastilhas de silício (como as bordas de uma pizza), onde o processo de fabricação é ligeiramente menos uniforme, tornando os "corredores" ainda mais lentos.

A Investigação: Encontrando a Solução

A equipe teve que encontrar uma maneira de corrigir isso sem jogar fora milhões de dólares em chips ou redesenhar tudo do zero (o que levaria anos). Eles testaram duas ideias principais:

1. O "Impulso de Velocidade" (Aumento de Tensão)

Se o corredor está lento, dê a ele uma dose de cafeína.

• A Solução: Eles aumentaram a tensão elétrica fornecida ao cérebro digital do chip de 1,20 Volts para 1,25 Volts.
• O Efeito: Maior tensão faz com que os transistores (os corredores) se movam mais rápido. De repente, o corredor estava rápido o suficiente para pegar o bastão a tempo.
• O Resultado: Chips que anteriormente falhavam (2% de rendimento) passaram a funcionar 80% das vezes.

2. A "Pausa Mais Longa" (Ciclo de Trabalho do Relógio)

Se o corredor ainda está um pouco lento, diga ao companheiro de equipe para esperar um pouco mais antes de tentar pegar o bastão.

• A Solução: O chip funciona com um sinal de relógio que tiquetaqueia para frente e para trás. Os engenheiros perceberam que a parte "alta" do tique (quando a lógica está ativa) era muito curta. Eles trocaram fisicamente dois fios na placa de circuito para que a parte "alta" durasse mais.
• O Efeito: Isso deu à lógica mais tempo para se estabilizar e se preparar antes que a memória tentasse pegar os dados.
• O Resultado: Isso adicionou uma camada extra de segurança, garantindo que os chips não falhassem mesmo se ficassem um pouco mais velhos ou mais frios.

O Cenário "E Se": Mudando a Fábrica

A equipe também conversou com a fábrica (o foundry) sobre mudar o processo de fabricação para tornar os transistores naturalmente mais rápidos.

• O Problema: Eles já haviam feito 300 pastilhas com o processo "lento". Não se pode desassar um bolo. Se mudassem o processo agora, teriam que descartar todas as pastilhas existentes e começar de novo, custando uma fortuna e atrasando o projeto.
• A Decisão: Eles testaram transistores "rápidos" em novas pastilhas experimentais. Embora funcionassem, causaram outros efeitos colaterais (como mudar a sensibilidade dos sensores analógicos).
• O Veredito: Como o "Impulso de Velocidade" (tensão) e a "Pausa Mais Longa" (troca de fiação) funcionaram perfeitamente nos chips existentes, decidiram não mudar o processo da fábrica. Era mais barato, mais rápido e mais seguro apenas ajustar como os chips eram usados.

O Resultado Final

A equipe provou que, simplesmente aumentando ligeiramente a tensão e trocando dois fios, podiam salvar o projeto.

• Rendimento: Passaram de um desastre (2% funcionando) para um sucesso (mais de 80% funcionando).
• Potência: A tensão extra usou um pouquinho mais de energia (cerca de 3% a mais), que o sistema de resfriamento do detector podia lidar facilmente.
• Radiação: Eles testaram os chips sob radiação pesada (como enfrentariam no colisor de partículas) e descobriram que a correção ainda funcionava.

A Grande Lição

O artigo termina com uma lição crucial para todos os engenheiros: Não assuma que "comprovado" é perfeito.

Só porque um componente (como o bloco de memória) funcionou no passado não significa que funcionará perfeitamente em cada novo projeto, especialmente quando combinado com novas variações de fabricação. A equipe aprendeu que até mesmo blocos "comprovados em silício" precisam ser re-verificados com as ferramentas e condições específicas do novo projeto. Se tivessem feito isso mais cedo, poderiam ter detectado o problema mais rapidamente.

Graças a esse trabalho de detetive, o detector ITk do ATLAS está agora sendo montado com esses chips, e espera-se que funcionem de forma confiável durante toda a vida útil do experimento.

Resumo técnico

Resumo Técnico: Identificação e Mitigação de Problema de Temporização de Blocos de Memória no ABCStar do ITk

Identificação do Problema
Durante os testes pré-produção do ASIC ABCStar, um chip de leitura front-end de sinal misto para a atualização do Rastreador Interno (ITk) do ATLAS no Grande Colisor de Hádrons de Alta Luminosidade, foi descoberta uma questão crítica de rendimento. Embora o projeto do ASIC utilizasse blocos de Memória de Acesso Aleatório Estática (SRAM) "comprovados em silício" com longa tradição de operação confiável, lotes de fabricação específicos apresentaram rendimentos de wafer caindo de um esperado >90% para tão baixo quanto 2%. As falhas concentravam-se nos vetores de teste digitais (especificamente nos testes A02, P03 e P99) e manifestavam-se como inversões de bits intermitentes nos dados de saída. Crucialmente, o formato do pacote de saída permanecia correto, indicando que o erro originava-se na carga de dados armazenada nos buffers SRAM (Buffers L0 e de Evento) e não na circuitaria de saída. As falhas eram altamente sensíveis às condições operacionais, ocorrendo particularmente com mais frequência na tensão nominal do núcleo de 1,20 V e em dados localizados em direção à periferia do wafer, sugerindo um problema de margem de temporização dependente de variação de processo.

Metodologia e Determinação da Causa Raiz
Uma equipe multidisciplinar ad hoc empregou uma análise de "shmoo plot" para mapear os resultados dos testes através de parâmetros operacionais multi-dimensionais, variando especificamente a tensão do núcleo digital e o ciclo de trabalho do relógio.

• Sensibilidade à Tensão: Os testes revelaram que o aumento da tensão do núcleo digital de 1,20 V para 1,25 V melhorou significativamente os rendimentos, sugerindo que o problema estava relacionado à velocidade do transistor e não a um erro lógico fundamental.
• Sensibilidade ao Ciclo de Trabalho: O aumento do ciclo de trabalho do relógio (mantendo o relógio alto por mais tempo) também reduziu as falhas, proporcionando mais tempo para que os estados lógicos se propagassem através da "lógica de colagem" que interfacia os SRAMs antes da borda de descida do relógio de 40 MHz acionar uma operação de leitura/gravação.
• Causa Raiz: A investigação determinou que os modelos de temporização para os blocos SRAM "comprovados em silício" eram imprecisos. Esses modelos haviam sido gerados manualmente usando ferramentas de projeto legadas e não representavam plenamente o desempenho dos blocos sob as variações específicas de processo de fabricação da fundição CMOS de sinal misto de 130 nm. Consequentemente, a lógica de controle sintetizada atendia às restrições de temporização fornecidas (mas imprecisas), resultando em temporização marginal nos ASICs físicos.

Investigação de Opções de Mitigação
Duas estratégias principais de mitigação foram perseguidas em paralelo:

1. Alterações de Parâmetros Operacionais In-Situ: Modificação das condições operacionais dos ASICs já fabricados.
2. Modificações no Processo de Fabricação: Trabalho com a fundição para alterar as características dos transistores de futuros wafers.

Análise de Tensão e Ciclo de Trabalho:
Testes extensivos em wafers de "lotes ruins" demonstraram que elevar a tensão do núcleo digital para 1,25 V restaurou os rendimentos para mais de 80%, mesmo nos wafers de pior desempenho. Estudos termelétricos confirmaram que esse aumento de tensão resultaria em apenas um aumento de ~2,8% na dissipação total de energia, bem dentro das capacidades de resfriamento e energia da infraestrutura do detector ITk. Adicionalmente, testes de radiação (até 100 Mrad) e ciclagem de temperatura (até -40°C) confirmaram que a configuração de 1,25 V forneceu margem suficiente para a vida operacional do detector, uma vez que temperaturas mais baixas e efeitos de radiação foram encontrados para melhorar a velocidade do transistor ou exigir apenas ajustes mínimos de tensão.

Quanto ao relógio, o controlador HCCStar fornecia um ciclo de trabalho ligeiramente abaixo de 50% (aprox. 49%). Como um ciclo de trabalho mais alto melhorou a confiabilidade, a equipe propôs a troca física dos sinais positivo e negativo do par de relógio diferencial de Sinalização de Baixa Tensão Escalável (SLVS) entre o HCCStar e o ABCStar. Essa simples modificação de hardware garantiu um ciclo de trabalho >50% (especificamente 51%), fornecendo margem de temporização adicional sem redesenhar o gerador de relógio.

Análise de Modificação de Processo:
A fundição propôs alterações experimentais no processo, incluindo a redução dos tamanhos das portas dos transistores em 2 nm ou 4 nm e o uso de uma técnica proprietária de "transistor mais rápido". Embora essas alterações tenham melhorado o desempenho digital, elas introduziram mudanças significativas no comportamento da circuitaria analógica (por exemplo, tensão de referência de banda proibida, ganho) que teriam exigido a re-caracterização de todo o chip. Além disso, essas alterações não poderiam ser aplicadas aos 300 wafers já fabricados, o que teria necessitado do descarte dos mesmos.

Principais Resultados

• Recuperação de Rendimento: Ao implementar as mitigações de tensão e ciclo de trabalho, o rendimento dos wafers de pior desempenho foi recuperado de ~2% para >80%.
• Métricas Finais de Produção: Com os novos parâmetros operacionais (tensão do núcleo de 1,25 V e sinais de relógio trocados), o rendimento final da Categoria A atingiu 85,88%, e o rendimento da Categoria A+B atingiu 89,94%, alinhando-se com as expectativas originais do projeto.
• Validação: Testes abrangentes confirmaram que as condições operacionais modificadas garantiram operação confiável em toda a faixa de temperaturas esperadas (-16°C a -28°C) e doses de radiação para a vida útil do detector ITk.
• Decisão: A equipe optou por prosseguir com as alterações de parâmetros operacionais in-situ para todos os wafers existentes e futuros, evitando a necessidade de um redesenho custoso do ASIC ou o descarte de wafers já fabricados.

Significado e Lições Aprendidas
O artigo documenta a resolução bem-sucedida de um problema sutil de temporização que ameaçava a produção de um componente crítico para a atualização do HL-LHC. O significado principal reside na demonstração de que um bloco de projeto "comprovado em silício", quando reutilizado sem re-simulação contra casos extremos de processo específicos, pode introduzir temporização marginal que só se manifesta sob variações de processo específicas.

Os autores enfatizam duas lições chave para o desenvolvimento futuro de ASICs:

1. Re-simulação de Blocos Reutilizados: Mesmo para blocos com longa tradição, a confiança no status "comprovado em silício" sem re-simulação contra os modelos de processo específicos da fundição carrega riscos.
2. Teste de Variação de Processo: Para detectar tais projetos marginais antes da produção total, os autores recomendam solicitar wafers "listrados" das fundições (contendo dados com variações extremas de processo em um único wafer) ou realizar testes antecipados em tensões reduzidas para simular casos extremos de processo e determinar as margens operacionais.

A mitigação bem-sucedida permitiu que a produção do módulo de faixa do ITk prosseguisse no cronograma, com a integração do detector começando no final de 2025 e a comissionamento agendado para 2028.