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3D Integrated Embedded Filters for Superconducting Quantum Circuits

该研究提出并验证了一种集成于多层 PCB 中的新型 3D 嵌入式微波 Purcell 滤波器，该设计通过将滤波组件移出量子比特基板，成功实现了与高相干超导量子比特的兼容，显著提升了器件的可扩展性、紧凑度及隔离性能。

原作者： Waqas Ahmad, Gioele Consani, Mohammad Tasnimul Haque, Jacob Dunstan, Brian Vlastakis

发布于 2026-03-02

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原作者： Waqas Ahmad, Gioele Consani, Mohammad Tasnimul Haque, Jacob Dunstan, Brian Vlastakis

原始论文采用 CC BY 4.0 许可（http://creativecommons.org/licenses/by/4.0/）。 ✨ 这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

这篇论文介绍了一项关于量子计算机的新技术，简单来说，就是给量子芯片装上了一个**“智能隔音墙”，让量子比特（qubits）在读取信息时既能听清指令**，又不会被噪音吵死。

为了让你更容易理解，我们可以把量子计算机想象成一个极其精密的交响乐团。

1. 核心难题：想听清音乐，又怕被噪音震碎

量子比特（Qubits）是独奏家：它们非常脆弱，稍微一点外界的干扰（比如热量、电磁波）就会让它们“走调”甚至“崩溃”（这叫退相干）。
读取器（Readout）是指挥：为了知道独奏家弹得对不对，指挥（读取系统）必须不断发出信号去“询问”独奏家。
矛盾点：
- 如果指挥问得太小声，独奏家听不见，我们就不知道结果（读取太慢）。
- 如果指挥声音太大，或者离得太近，独奏家会被震得发疯，甚至直接“晕倒”（能量衰减，寿命变短）。
- 这就好比你想在一个正在睡觉的婴儿（量子比特）旁边打电话（读取信息），电话声音大了会吵醒婴儿，声音小了又听不清。

2. 传统方案：笨重的“隔音罩”

以前的科学家会在芯片上直接画一些复杂的电路来当“隔音罩”（Purcell 滤波器）。

缺点：这些“隔音罩”占地方太大，就像为了隔音，在婴儿床上堆满了厚厚的隔音棉，导致床上只能睡很少几个婴儿（量子比特数量上不去）。而且，每多一个婴儿，就要多画一堆复杂的线路，制造起来非常麻烦。

3. 新方案：3D 打印的“智能夹层”

这篇论文来自 Oxford Quantum Circuits 公司，他们想出了一个绝妙的主意：把“隔音墙”从婴儿床上移走，塞到床底下的夹层里。

就像三明治：
- 顶层（面包）：是量子芯片本身，上面只有量子比特和读取器，干干净净。
- 底层（面包）：是传统的电路板（PCB）。
- 中间层（夹心）：就是他们新设计的嵌入式滤波器。
工作原理：
这个“夹心”层里藏着一种特殊的三角形天线结构。它像一个智能的“频率守门员”：
- 当读取信号（指挥的声音）通过时，它说：“这个频率是我们要的，放行！”（让读取变快）。
- 当量子比特想泄露能量（婴儿的哭声）时，它说：“这个频率不对，禁止通行！”（把噪音挡回去，保护量子比特）。

4. 这个新设计的三大亮点

空间魔术师（省地儿）：
以前每个量子比特都要配一个巨大的“隔音罩”。现在，一个小小的“三明治夹层”单元，可以同时照顾 9 个量子比特。
- 比喻：以前是一个保镖保护一个 VIP；现在是一个智能安检门，一次能过 9 个 VIP，而且安检门是藏在地板下的，不占走廊空间。这让量子计算机可以做得更大、更密集。
超级隔音效果（保命）：
模拟显示，这个设计能让量子比特受到的辐射干扰减少1000 倍。
- 比喻：就像给婴儿戴上了顶级的降噪耳机，外面的噪音（读取系统的干扰）被彻底隔绝了，但婴儿还能听到指挥的指令。
模块化积木（好扩展）：
这种设计像乐高积木一样，可以无限拼接。
- 比喻：不管你想盖 35 层楼还是 500 层楼，只需要把这种“三明治单元”一块块拼起来就行，不需要重新设计整个大楼的结构。

5. 实验结果：真的管用！

研究人员把这个新设计装在一个35 个量子比特的芯片上，并在接近绝对零度（-273°C）的极寒环境下测试。

结果：量子比特的“寿命”（T1 时间）达到了84 微秒。
对比：如果没有这个“智能夹层”，根据计算，量子比特的寿命可能只有39 微秒甚至更短。
结论：实验数据完美验证了理论。这个“三明治”不仅没让读取变慢，反而让量子比特活得更久、更稳定。

总结

这篇论文的核心就是：把复杂的过滤电路从量子芯片上“搬”到了电路板夹层里。

这就像给量子计算机换了一种更聪明的“隔音装修”：既省空间，又能保护脆弱的量子比特不被读取过程“吵死”，同时还能让读取速度保持飞快。这是让量子计算机从“实验室玩具”走向“大规模实用机器”的关键一步。

这是一份关于牛津量子电路公司（Oxford Quantum Circuits Ltd）发表的论文《用于超导量子电路的 3D 集成嵌入式滤波器》（3D Integrated Embedded Filters for Superconducting Quantum Circuits）的详细技术总结。

1. 研究背景与问题 (Problem)

核心挑战： 在超导量子计算中，量子比特（Qubit）的读取速度与相干性（Coherence）之间存在固有的权衡。为了快速读取，读取谐振器需要与外部线路强耦合（高 $\kappa_{ext}$ ），但这会通过Purcell 效应导致量子比特能量弛豫（ $T_1$ 衰减）加速，从而破坏量子态。
现有方案的局限： 传统的 Purcell 滤波器通常基于片上（On-chip）传输线设计。这些设计往往占用较大的芯片面积（通常大于量子比特本身），增加了量子处理单元（QPU）的体积，限制了大规模扩展能力。此外，复杂的片上布线增加了制造和封装的复杂度。
未满足的需求： 目前缺乏一种能够将滤波器集成到多层印刷电路板（PCB）封装中的方案，这种方案既能移除片上滤波器组件以简化芯片设计，又能支持大规模多路复用读取。

2. 方法论与设计 (Methodology)

本文提出了一种3D 集成嵌入式 Purcell 滤波器架构，将滤波功能从量子比特芯片转移到多层 PCB 封装中。

架构设计：
- 分层结构： 将 QPU 系统分为量子比特层、谐振器层、滤波器层、输出层和控制层。滤波器被嵌入在多层 PCB 的中间层。
- 单元单元（Unit Cell）： 设计了一个"9 对 1"（9-to-1）的单元单元，即一个滤波器单元可以同时耦合最多 9 个读取谐振器，实现多路复用读取。
- 滤波器物理结构： 采用**三角形共面贴片天线（Triangular Coplanar Patch Antenna）**设计，嵌入在 PCB 中间层。
  - 馈电： 中心有一个垂直通孔（Via）作为馈线，连接所有三层 PCB。
  - 输入： 顶层有 9 个通孔，通过电容耦合连接到 QPU 芯片上的 9 个读取谐振器。
  - 输出： 底层通孔直接连接到 50 $\Omega$ 输出端口（SMA 连接器）。
  - 屏蔽： 滤波器贴片被上下两层接地平面屏蔽，且周围有接地屏蔽通孔，以最小化滤波器之间的串扰。
材料选择： 使用 Rogers RT/duroid 5880 作为介质基板，结合 Rogers Bondply 2929 作为预浸料，构建三层铜结构，表面进行银浸镀处理。
仿真验证： 使用 Ansys HFSS 进行电磁有限元仿真。
- 首先对独立 PCB 进行模态网络仿真，验证中心频率和带宽。
- 随后构建包含 QPU 芯片（蓝宝石基底、量子比特和读取谐振器）的完整 3D 模型，评估滤波器对量子比特弛豫的保护作用。

3. 关键贡献 (Key Contributions)

片外（Off-chip）滤波器集成： 首次展示了将 Purcell 滤波器完全集成到多层 PCB 封装中，而非量子比特芯片上。这显著减少了芯片面积，简化了量子比特层的设计，并允许滤波器堆栈独立演进。
高密度多路复用： 每个嵌入式滤波器单元支持最多 9 个读取通道的多路复用，极大地提高了读取效率。
可扩展的模块化设计： 该设计基于单元单元（Unit Cell）的平铺（Tiling）结构，可以轻松扩展到任意规模的 QPU（文中展示了 35 量子比特的实现），且无需额外的平面信号布线。
高性能滤波器设计： 利用贴片天线结构实现了宽带通带（>500 MHz），同时保持了良好的隔离度。

4. 实验结果 (Results)

研究团队将设计的 PCB 与 OQC-Toshiko 35 量子比特处理器进行了集成，并在 11 mK 的低温环境下进行了测试。

电磁仿真结果：
- 仿真预测，与无滤波器的读取方案相比，嵌入式滤波器在量子比特频率（约 4.4 GHz）处提供了**1000 倍（约 30 dB）**的隔离度提升，有效抑制了辐射衰减。
- 滤波器中心频率设计为 9.8 GHz，3 dB 带宽约为 0.9 GHz。
谐振器特性测量：
- 对 35 个谐振器中的 21 个进行了表征。
- 测得的外部品质因数（ $Q_{ext}$ ）中位数为 $(8 \pm 6) \times 10^3$ ，总品质因数（ $Q_{tot}$ ）为 $(6 \pm 3) \times 10^3$ 。
- 实验数据与仿真趋势一致，证实了滤波器的带通特性（在 9.8 GHz 附近 $Q$ 值最低，即耦合最强；在量子比特频率处 $Q$ 值高，即耦合弱）。
量子比特相干性测量：
- 在 18 个量子比特上进行了时间域测量。
- $T_1$ 弛豫时间： 中位数为 84 $\mu$ s（最佳值 128 $\mu$ s）。
- $T_2$ 相干时间： 中位 Ramsey 时间为 67 $\mu$ s，中位 Hahn 回波时间为 110 $\mu$ s。
- Purcell 保护验证： 仿真显示，若无滤波器，辐射限制的 $T_1$ 仅为约 39 $\mu$ s。实验测得的 $T_1$ 值（84 $\mu$ s）显著高于此辐射极限，且与有滤波器时的理论预期相符。这直接证明了 PCB 滤波器成功抑制了 Purcell 效应，且未牺牲读取速度。

5. 意义与影响 (Significance)

解决可扩展性瓶颈： 该方案通过移除片上滤波器，释放了宝贵的芯片面积，使得在有限的芯片尺寸内容纳更多量子比特成为可能，是迈向大规模（500+ 量子比特）量子处理器的关键一步。
模块化制造： 将滤波器与量子比特芯片解耦，允许分别优化量子比特堆栈和读取/滤波堆栈，简化了制造和封装流程。
高性能验证： 实验证明了这种 3D 集成方案不仅没有降低量子比特的相干性，反而在保持高读取速度（低 $Q_{ext}$ ）的同时，实现了高 $T_1$ 时间，解决了读取速度与相干性之间的经典矛盾。
未来展望： 该工作为未来构建包含数百个量子比特的晶圆级封装（Wafer-scale packages）奠定了基础，后续工作将聚焦于分析 PCB 材料对量子比特损耗的影响以及更大规模滤波器的平铺实现。

总结： 这篇论文提出并验证了一种创新的 3D 集成 PCB 嵌入式 Purcell 滤波器方案。它成功地将滤波功能从量子芯片移至封装层，实现了高保真度、快速且可扩展的量子比特多路复用读取，为超导量子计算机的规模化发展提供了重要的技术路径。