Design and First Results of COFFEE3: A 55nm HVCMOS Pixel Sensor Prototype for… — 通俗解释

原作者： Xiaomin Wei, Zijun Xu, Weiguo Lu, Yang Zhou, Zhan Shi, Leyi Li, Xiaoxu Zhang, Pengxu Li, Jianpeng Deng, Yang Chen, Yujie Wang, Zhiyu Xiang, Mei Zhao, Cheng Zeng, Mengke Cai, Boxin Wang, Yuman Cai, Bin

发布于 2026-03-19

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这是对下方论文的AI生成解释。它不是由作者撰写或认可的。如需技术准确性，请参阅原始论文。阅读完整免责声明

Each language version is independently generated for its own context, not a direct translation.

这篇论文介绍了一款名为 COFFEE3 的高科技芯片，它是为未来的超级粒子对撞机（比如中国的 CEPC 和升级版的 LHCb）设计的“超级眼睛”。

为了让你轻松理解，我们可以把整个故事想象成在一场极其拥挤、灯光闪烁的超级音乐节中，如何精准地记录每一位观众（粒子）的动作。

1. 背景：为什么要造这个“眼睛”？

想象一下，未来的粒子对撞机就像一场人山人海的超级音乐节。

人太多（高击中密度）： 每一秒钟，有 1 亿个“观众”（粒子）冲过检测区。普通的相机根本拍不过来，画面会糊成一团。
时间太紧（高时间分辨率）： 这些“观众”来得太快，每 25 纳秒（1 秒的几十亿分之一）就有一波。如果相机反应慢一点，就会把两波人混在一起，分不清谁是谁。
环境太恶劣（抗辐射）： 现场充满了高能辐射，普通的电子设备进去一会儿就“死机”了。

科学家需要一种既快、又准、又耐造的相机芯片，来捕捉这些粒子的轨迹。这就是 COFFEE3 芯片的任务。

2. 核心设计：给芯片装上了两套“大脑”

因为未来的工厂工艺还在改进中，科学家决定一石二鸟，在 COFFEE3 芯片上同时设计了两种不同的“工作模式”（架构），就像给相机装了两个不同的镜头系统，看看哪个更管用。

模式一：团队协作的“流水线” (Architecture 1)

适用场景： 适合目前现有的工厂工艺。
比喻： 想象一个繁忙的超市收银台。
- 如果只有一个收银员，顾客多了就会排长队（死时间）。
- COFFEE3 的设计是把这一列像素分成几个小组，就像开了4 个收银通道。
- 更厉害的是，它用了“流水线”技术：收银员 A 正在给顾客 1 结账时，收银员 B 已经准备好给顾客 2 扫码了。
- 结果： 即使顾客（粒子）像潮水一样涌来，也不会堵塞，能处理极高的流量。

模式二：自带秒表的“超级个体” (Architecture 2)

适用场景： 适合未来更先进的工厂工艺（加了特殊的隔离层，防止信号串扰）。
比喻： 想象每个像素点都变成了一个自带精密秒表的特工。
- 在模式一里，大家把时间记下来交给“队长”去处理。
- 在模式二里，每个像素点自己就能精确测量时间，甚至能把自己测量的时间存进小本本（SRAM）里。
- 它利用一种叫“电压控制延迟线”的技术，把 1 秒钟切分成 6 份，就像把一块大蛋糕切得极碎。
- 结果： 它的计时精度极高，误差只有 4.2 纳秒，比眨眼快几亿倍，能精准分辨出谁先谁后。

3. 初步测试：它真的管用吗？

芯片已经造出来了（2025 年 5 月返回），科学家给它做了一些“体检”：

模拟信号测试： 用电子信号模拟粒子撞击，发现芯片里的“放大器”和“比较器”工作正常，就像听诊器能清晰听到心跳。
激光测试： 用激光模拟粒子穿过芯片。
- 对于“模式一”，它成功把数据打包发送出去了，地址也没搞错。
- 对于“模式二”，它成功记录了激光撞击的时间，并且数据格式完全正确。

结论是： 两个“大脑”都成功启动了，芯片没坏，逻辑是对的。

4. 未来计划：真正的“大考”还在后面

虽然初步测试通过了，但这只是热身。接下来，科学家要带它去真正的“战场”：

用 X 射线和宇宙射线 来测试它能不能在真实的高能环境下工作。
测试抗辐射能力： 看看它能不能在充满辐射的“音乐节”里坚持住不坏。
测量最终精度： 确认它能不能真的看清粒子的轨迹，误差是否真的在 10 微米（头发丝的十分之一）以内。

总结

COFFEE3 就像是为未来粒子物理实验量身定做的超级智能相机。它通过两种创新的设计方案，试图解决“人太多（高流量）”和“时间太短（高精度）”的难题。目前的初步测试表明，这个“超级眼睛”已经睁开了，未来它将帮助科学家看清宇宙中最微小的秘密。

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以下是基于论文《Design and First Results of COFFEE3: A 55nm HVCMOS Pixel Sensor Prototype for High-Energy Physics Applications》的详细技术总结：

1. 研究背景与问题 (Problem)

高能物理实验（如 LHCb 升级 II 的上游像素探测器 UP 和环形正负电子对撞机 CEPC 的内层追踪探测器 ITK）对像素传感器提出了极其严苛的要求：

高辐射硬度：需承受高达 $3\times10^{15} \text{ neq/cm}^2$ 的中子注量。
高击中密度：需处理高达 $100 \text{ MHz/cm}^2$ 的击中率，避免信号堆积（Pile-up）。
高时间分辨率：需达到几纳秒（ns）级别，以区分 LHC 中 25 ns 的束团交叉，实现 99% 的标记精度。
高空间分辨率：需达到约 10 $\mu$ m 的精度，以精确重建磁场中弯曲粒子的轨迹。
低功耗：整个芯片的功耗需控制在 $<200 \text{ mW/cm}^2$ 。

现有的 180nm 或 150nm 工艺难以在紧凑面积内集成复杂的模拟和数字电路以满足上述综合指标。虽然 55nm 高压 CMOS（HVCMOS）工艺具有潜力，但需要验证其在不同工艺结构（如三阱工艺与未来带 P 型埋层隔离工艺）下的读出架构可行性及性能。

2. 方法论与设计 (Methodology)

研究团队基于 55nm HVCMOS 工艺，设计了 COFFEE3 原型芯片。该芯片集成了两种不同的读出架构，分别针对当前工艺和未来改进工艺进行优化：

总体设计参数

像素尺寸：设计高度 40 $\mu$ m，实际制造尺寸约为 36 $\mu$ m（55nm 工艺缩比 0.9 倍），预期空间分辨率约 10 $\mu$ m。
功耗预算：像素阵列约 $160 \text{ mW/cm}^2$ ，外围电路约 $40 \text{ mW/cm}^2$ 。
目标时间分辨率： $<5 \text{ ns}$ 。

架构 1：仅 NMOS 像素电路（针对当前三阱工艺）

设计动机：在三阱工艺中，深 N 阱探测二极管容易与 N 阱中的 PMOS 晶体管发生串扰。
解决方案：采用全 NMOS 像素电路（电荷灵敏放大器 CSA、比较器 CMP、4 位 DAC）以消除串扰。
高击中密度处理：
- 列分组并行读出：将一列像素分为多个组（如 4 个相邻像素分 4 组），并行处理以减少堆积。
- 两级流水线信号处理：每组采用两级流水线，在传输当前信号的同时记录下一个击中信号，消除处理死区时间。
- 时间测量：在列端（EOC）进行时间采样。TOA（到达时间）和 TOT（过阈时间）基于 25 ns 系统时钟测量，时间游动控制在 10 ns 以内。

架构 2：像素级时间测量（针对未来带 P 型埋层隔离工艺）

设计动机：利用 P 型埋层隔离消除 PMOS 与探测二极管的串扰，允许在像素内集成更复杂的 CMOS 电路。
解决方案：实现像素级精细时间量化与存储。
- 粗时间量化：像素内采样 40 MHz 系统时钟计数（TIMER），存储在 SRAM 中。
- 精细时间量化（TDC）：
  - 外围 DLL 锁定后，VCDL（压控延迟线）将时钟周期分为 6 个相位。
  - 每个像素复制一部分 VCDL，利用控制电压将时钟周期均分为 6 份。
  - 信号 DIS_OUT 经过 VCDL 产生相移，在下一个时钟上升沿采样相位差。
  - 精度：前导沿采样 5 个相位，时间精度约 4.2 ns ( $25/6 \text{ ns}$ )；后沿采样 2 个相位，精度约 8.4 ns ( $25/3 \text{ ns}$ )。
- 低功耗优化：采用数据驱动读出，仅信号线经过 VCDL 而非时钟线，减少动态功耗。

3. 关键贡献 (Key Contributions)

双架构验证：首次在同一芯片上集成了针对当前三阱工艺（全 NMOS）和未来改进工艺（CMOS 像素级 TDC）的两种读出架构，验证了 55nm HVCMOS 工艺的灵活性。
高击中密度优化：提出了列分组和两级流水线读出机制，有效解决了高事例率下的信号堆积问题。
像素级 TDC 实现：在像素内集成了基于 VCDL 的 TDC 模块，无需外部复杂电路即可实现亚 5 ns 的时间分辨率，显著提升了时间测量能力。
低功耗设计：通过优化 SRAM 存储方式（避免大电容负载）和信号路径设计，在保持高性能的同时严格控制了功耗。

4. 实验结果 (Results)

COFFEE3 于 2025 年 1 月流片，5 月回片，并完成了初步测试：

模拟电路测试：通过信号注入测试了 CSA 和比较器，波形符合预期。
时钟与延迟测试：DLL 成功锁定，VCDL 每个抽头相位延迟约为 $\pi/3$ ，符合设计。
架构 1 测试：电荷注入测试显示数据格式和地址信息正确，验证了列读出逻辑。
架构 2 测试：
- 激光测试验证了完整读出链。
- 不同阈值下的 TOT 测量值与电路仿真一致。
- 传输的数据包包含正确的行列地址，证明像素级时间存储和读出功能正常。
当前状态：芯片功能正常，两种架构均按预期运行。

5. 意义与展望 (Significance)

技术验证：COFFEE3 的成功流片和初步测试证明了 55nm HVCMOS 工艺在满足 LHCb 升级 II 和 CEPC 内层追踪探测器极端要求方面的可行性。
未来工作：下一步将重点进行全面的性能表征，包括：
- 使用 $^{55}\text{Fe}$ X 射线源、 $^{90}\text{Sr}$ $\beta$ 射线源及宇宙射线/加速器束流测试时间分辨率、空间分辨率、探测效率和电荷收集效率。
- 进行辐射硬度测试。
- 评估最小电离粒子（MIP）的追踪性能。
应用前景：该成果为下一代高能物理实验的高精度、高粒度、高时间分辨率像素探测器奠定了坚实的技术基础。

Design and First Results of COFFEE3: A 55nm HVCMOS Pixel Sensor Prototype for High-Energy Physics Applications