Testing and Characterization of Wafer-Scale MAPS Prototypes for the ALICE ITS3 Upgrade

本文介绍了为 ALICE ITS3 升级开发的 MOSS 和 MOST 两种晶圆级单片拼接传感器原型，通过全面的测试与表征验证了其在高辐射环境下的可行性、高良率及功率管理功能，为最终 ASIC 设计提供了关键依据。

要点

这篇文章讲述的是阿尔斯（ALICE）实验团队为大型强子对撞机（LHC）的下一代升级项目（ITS3）所进行的一项“大胆尝试”。简单来说，他们正在制造一种超级薄的、像折叠纸一样的硅芯片，用来捕捉宇宙中粒子碰撞的轨迹。

为了让你更容易理解，我们可以把这项技术想象成建造一座巨大的、由特殊材料制成的“智能窗户”。

以下是用通俗语言和比喻对这篇论文核心内容的解读：

1. 目标：给粒子加速器装上一副“超薄眼镜”

ALICE 实验需要升级它的核心探测器（ITS）。以前的探测器像是一层层厚厚的“砖墙”，会阻挡粒子。新的计划是把这些“砖墙”换成极轻、极薄的“智能玻璃”（也就是论文中的 MAPS 芯片）。

• 比喻：想象你要给一个巨大的圆筒（探测器）贴上一层保鲜膜。这层保鲜膜必须薄到几乎感觉不到它的存在，否则粒子穿过时会被它挡住或干扰。
• 挑战：普通的芯片做不了这么大，而且太厚。所以，科学家决定把很多小芯片像“拼布”一样缝在一起，做成一个巨大的、弯曲的圆柱体。

2. 主角：两个“双胞胎”原型机（MOSS 和 MOST）

为了测试这种“拼布”技术是否可行，他们制造了两个巨大的原型芯片，名字很有趣：

• MOSS（苔藓传感器）：像一片宽宽的苔藓，比较“宽胖”。它的设计比较保守，留了一些余地，用来测试如果芯片做得太密会不会出问题。
• MOST（带时间的苔藓传感器）：像一条细细的长条，非常“苗条”。它的设计更激进，密度更高，而且多了一个“计时”功能，能精确记录粒子到达的时间。

它们是怎么拼起来的？
想象你有一块巨大的 30 厘米宽的晶圆（像一个大披萨）。通常，芯片只能做在中间，边缘会浪费掉。但这两个原型机把整个晶圆几乎都利用起来了，把中间部分重复了 10 次，然后用一种叫“缝合（Stitching）”的技术把它们无缝连接起来。

• 比喻：就像把 10 块长条形的瓷砖无缝拼成一面巨大的墙，中间没有缝隙，也没有多余的边角料。

3. 测试过程：给芯片做“体检”

科学家对这两个原型机进行了严格的“体检”，主要检查三个方面：

A. 供电测试（能不能通电？）

• 问题：芯片越大，出现“短路”（就像电线搭在一起）的概率就越高。一旦短路，整个芯片可能就会烧毁。
• 发现：
  • MOSS：表现很好。大约 76% 的区域是健康的。如果排除掉一些因为设计太简单导致的“小毛病”，健康率能高达 98%。
  • MOST：因为面积更大且设计更复杂，直接通电就“挂掉”的比例较高（约 56% 无法通电）。
• 妙计（MOST 的绝招）：MOST 芯片里装了很多“微型断路器”（电源门控）。如果芯片的某一块区域短路了，它可以像切断家里坏掉的电灯线路一样，把坏掉的那一小块（比如 256 个像素）断电，而让剩下的部分继续工作。
  • 比喻：就像一条很长的圣诞彩灯串，如果其中一颗灯泡坏了，整串灯通常都会灭。但 MOST 的设计是：如果某一段短路了，它会自动把这一段“隔离”掉，让整串灯的其他部分继续发光。

B. 功能测试（能不能看清东西？）

• 测试：看芯片能不能正确记录粒子的信号，会不会产生假信号（比如把噪音当成粒子）。
• 结果：
  • 大部分芯片都能正常工作。
  • 主要的问题出在“读取数据”的方式上（MOSS 的设计有点太简单，导致有些信号读不出来）。但这只是原型机的问题，未来的正式芯片会改进这个设计。
  • 如果排除掉这些设计上的小瑕疵，芯片的“良品率”非常高，足以用来建造真正的探测器。

C. 抗辐射测试（能不能在核辐射下生存？）

• 背景：粒子加速器里的辐射非常强，就像把芯片扔进微波炉里烤，普通芯片早就坏了。
• 结果：MOSS 芯片在经历了相当于未来探测器 10 年积累的辐射量后，依然能保持99% 以上的效率，而且几乎不产生假信号。
  • 比喻：这就像给芯片穿上了一层“防弹衣”，即使被无数颗“子弹”（高能粒子）击中，它依然能清晰地看到目标。

4. 创新点：不用负电压的“新玩法”

传统的芯片需要一种特殊的“负电压”来工作，这在工程上很难布线。

• MOST 的突破：它发明了一种新方法，不需要负电压，而是通过调整内部电路的“水位差”来工作。
• 比喻：以前你需要把水往高处抽（负电压）才能流动；现在 MOST 发现，只要把整个系统稍微抬高一点，水也能流得一样好。这大大简化了未来的布线难度。

5. 总结：我们学到了什么？

这篇论文的核心结论是：“拼布”式的大芯片是可行的！

1. 缝合技术没问题：把小芯片缝成大芯片，中间没有明显的缺陷。
2. 抗辐射没问题：芯片能在极端环境下工作。
3. 设计有改进空间：虽然原型机有一些小毛病（比如供电短路、读取逻辑太简单），但科学家已经找到了原因，并知道如何在下一代芯片中修复它们。
4. 未来可期：基于这次测试的经验，ALICE 团队有信心制造出最终版的“超薄智能眼镜”，让未来的粒子物理实验看得更清、更准。

一句话总结：
科学家成功制造并测试了两种巨大的、像拼布一样的硅芯片原型，证明了它们即使在被“辐射轰炸”后也能正常工作，并且通过巧妙的电路设计解决了短路风险。这为未来建造世界上最轻、最灵敏的粒子探测器铺平了道路。

技术摘要

以下是关于论文《Testing and Characterization of Wafer-Scale MAPS Prototypes for the ALICE ITS3 Upgrade》（ALICE ITS3 升级用晶圆级 MAPS 原型测试与表征）的详细技术总结：

1. 研究背景与问题 (Problem)

• 项目背景：ALICE 实验计划在 LHC 的第三次长停机（LS3）期间升级其最内层的顶点探测器（内径跟踪系统，ITS），即 ITS3。
• 核心挑战：
  • 轻量化需求：新的探测器需要极低的材料预算。计划将 6 片晶圆级传感器芯片弯曲成 3 个圆柱体，仅由碳泡沫支撑，除硅芯片外几乎不留其他材料。
  • 大尺寸与良率：为了覆盖 ALICE 中心桶的大部分接受度，需要制造超大面积的传感器芯片（单片长度约 25.9 cm）。在 65 nm 工艺下，制造如此大的单片芯片面临极高的缺陷率风险，传统“挑选好芯片组装”的方法不再适用，必须确保整片晶圆中心区域有足够比例的可工作单元。
  • 技术验证：这是高能物理（HEP）实验中首次尝试使用“拼接（Stitched）”的 CMOS 传感器技术，需要验证拼接工艺、大尺寸 ASIC 设计以及辐射耐受性。

2. 方法论与原型设计 (Methodology)

研究团队设计了两种互补的 65 nm 工艺原型芯片，分别称为 MOSS (MOnolithic Stitched Sensor) 和 MOST (MOnolithic Stitched sensor with Timing)，并在 300 mm 晶圆上进行大规模测试。

• 芯片架构：
  • 核心单元为重复传感器单元（RSU），沿芯片长轴重复 10 次，通过拼接技术连接。
  • MOSS：宽 14 mm，采用非均匀像素间距（上半部 22.5 µm，下半部 18 µm）。设计密度较低，旨在评估集成密度对良率的影响。读出采用“选通（Strobed）”模式，像素带有击中锁存器。
  • MOST：宽 2.5 mm，采用统一像素间距（18.5 µm）。设计密度达到该工艺极限。读出采用纯“击中驱动（Hit-driven）”模式，支持直接的时间到达（ToA）和时间过阈（ToT）测量。
• 供电与偏置策略：
  • MOST：采用全局供电，但引入了**电源门控（Power Gating）**技术。通过开关将像素矩阵分组（模拟 256 像素/数字 352 像素），以便在发生短路时切断故障部分，保持芯片其余部分工作。偏置电压采用前端地电位抬升方案（Vs），避免在芯片上分布负电压。
  • MOSS：采用更细粒度的供电网格，每个半 RSU 拥有三个电隔离的电源域，以应对潜在的短路问题。偏置采用传统的负电压方案。
• 测试流程：
  • 供电测试：进行跨阻抗测量、热成像监控下的缓慢上电，识别短路和热点。
  • 功能测试：包括数字/模拟外围电路测试、像素矩阵读出、阈值与噪声均匀性评估。
  • 能量校准：使用 $^{55}$Fe 源（5.9 keV 和 6.5 keV）测量能量沉积线性度及能量分辨率。
  • 束流测试：在 CERN PS 进行束流测试，评估探测效率、假计数率（Fake-hit rate）及辐射耐受性（电离辐射 10 kGy 和非电离辐射 $10^{13} \text{ 1 MeV neq cm}^{-2}$）。

3. 关键贡献 (Key Contributions)

1. 首次验证拼接技术：成功证明了在 HEP 实验中制造和使用晶圆级拼接 CMOS 传感器的可行性，未发现拼接工艺本身导致的缺陷。
2. 供电与短路缓解策略：
   • 识别并理解了主要的失效模式（电源网格短路和读出架构问题）。
   • 验证了 MOST 的电源门控技术，证明了在发生短路时隔离故障区域并维持其余部分运行的能力。
   • 提出了针对电源网格短路的“烧穿（Burn-through）”现象，即通过特定电压供电可消除部分短路，显著提高了可工作单元的比例。
3. 新型偏置方案：验证了 MOST 的前端地电位抬升偏置方案，为未来芯片避免分布负电压提供了替代方案。

4. 主要结果 (Results)

• 供电良率：
  • MOSS：约 4.3% 的半 RSU 存在持续短路。但在考虑“烧穿”效应后，绝大多数单元可重复上电。
  • MOST：由于面积更大，56.1% 的芯片无法上电（主要归因于电源网格或开关问题）。
• 功能良率：
  • MOSS：原始功能良率约为 76.4%（按区域计算）。
  • 修正后良率：若排除原型特有的读出架构缺陷（如击中锁存器无法释放）以及电源网格短路问题，MOSS 的总良率可提升至约 98%。
  • MOST：平均每个 RSU 中 0.009% 的像素无响应。
• 辐射耐受性与性能：
  • MOSS 在达到 ITS3 要求的辐射水平（4 kGy TID 和 $4 \times 10^{12} \text{ 1 MeV neq cm}^{-2}$ NIEL）后，仍能保持 > 99% 的探测效率和 < $10^{-1}$ hits/pixel/s 的假计数率。
  • 能量分辨率：MOSS 为 $(7.3 \pm 0.2)\%$，MOST 为 $(7.7 \pm 0.2)\%$。
• 电源门控测试：MOST 的电源开关测试显示电流平滑增加，无突变或平台，表明开关功能正常，但在测试样本中未遇到需要切断的故障组（所有故障均为电源网格短路，开关无法缓解此类短路）。

5. 意义与结论 (Significance)

• 可行性确认：MOSS 和 MOST 原型成功证明了设计晶圆级拼接传感器是可行的，为 ALICE ITS3 的最终 ASIC 设计提供了关键输入。
• 良率达标：尽管原型存在特定设计缺陷，但修正后的良率（~98%）足以支持构建 ITS3 探测器。
• 性能满足要求：芯片在极端辐射环境下的性能表现满足 ALICE ITS3 升级的严格指标。
• 设计优化方向：研究明确了电源网格设计和读出架构是后续优化的重点，特别是针对电源短路的缓解措施和读出逻辑的改进，为最终量产芯片的设计奠定了坚实基础。

综上所述，该论文通过系统的测试与表征，消除了对晶圆级拼接 MAPS 技术应用于 ALICE ITS3 升级的主要疑虑，并提供了具体的工程解决方案和数据支持。