Breaking the width-scaling limit in high-performance atomically thin 2D nanoribbon transistors

本文证明了超缩放单层和双层二硫化钼纳米带晶体管可以通过在窄至 15 nm 的通道宽度下实现增强的开态电流密度和卓越的静电控制，从而克服传统的宽度缩放瓶颈。

要点

以下是该研究论文的解释，通过简单的概念和日常类比进行了拆解。

核心问题：边缘处的“交通拥堵”

想象一条高速公路（计算机晶体管），汽车（电子）从 A 点行驶到 B 点以完成工作。几十年来，工程师们一直致力于缩短并减薄这些高速公路，以便在单个芯片上放置更多路段，从而使计算机更快、更高效。

然而，他们遇到了一个瓶颈。虽然他们可以把公路修得很短，但如果修得太窄，就会引发交通拥堵。

• 旧规则： 如果你把道路修得太窄（低于 50 纳米），边缘就会变得粗糙且杂乱。汽车会撞到侧壁、减速或被卡住。这被称为“边缘无序”（edge disorder）。
• 结果： 在普通材料（如硅）中，把道路变窄实际上会让交通变得更糟。电流（车辆流动）会下降，设备性能也会变差。这被称为“宽度缩放墙”（width-scaling wall）。

新发现：“超级高速公路”效应

查尔姆斯理工大学（Chalmers University of Technology）的研究人员发现，如果你使用一种非常特殊的超薄材料——二硫化钼（MoS₂）（其厚度仅为一两个原子），你就可以打破这个规则。

这种材料不仅没有出现交通拥堵，反而随着道路变窄，交通流动得更快了。

他们是如何做到的：“激光切割”技术

为了制造这些微小的道路，团队必须极其精确。

1. 材料： 他们从一层 MoS₂ 开始，这就像一张薄到肉眼无法看见的纸。
2. 切割： 他们使用高科技“激光”（电子束）勾勒出道路的形状，然后刻蚀掉其余部分。
3. 秘诀： 他们在切割时使用了一层极薄的保护涂层和一种特殊的保护气体（氩气）。这确保了道路的边缘完美平滑且锐利，而不是锯齿状且杂乱。

令人惊讶的结果

他们测试了这些“纳米带”（微小道路）在不同宽度下的表现，一直缩小到了 15 纳米（大约比人类头发细 10,000 倍）。

• “甜点区”（30–80 nm）： 当他们把道路变窄时，交通并没有减速，反而加速了！

  • 对于单层道路，交通流（电流）增加了 230%。
  • 对于双层道路，电流增加了 170%。
  • 类比： 想象一个狭窄的走廊，人们不仅没有撞到墙壁，墙壁反而把人们向前推，让他们跑得更快。

• “超窄”极限（15 nm）： 当他们进一步缩小宽度（降至 15 纳米）时，交通流的增长停止并趋于平稳（饱和）。情况并没有恶化，但也没有继续改善。这表明他们在物理特性再次发生变化之前，找到了这种材料所能达到的绝对最小尺寸。

为什么这很重要？

在计算机芯片领域，这是一个游戏规则的改变者，主要有两个原因：

1. 以更小的空间实现更强的动力： 通常，为了让计算机芯片做更多的工作，你需要把道路加宽。但有了这项新发现，你可以通过把道路变窄来获得更多的动力。这意味着你可以在不产生过热或减速的情况下，在芯片上布置更多的晶体管。
2. 更好的控制： 研究人员发现，“闸门”（控制交通开启和关闭的开关）在这些狭窄道路上的表现更好。开关更加精准，交通的启停更加干脆，这节省了能量。

总结

这篇论文证明了对于特定类型的超薄材料（MoS₂）而言，旧规则“越窄越差”是错误的。通过使用精确的切割技术，他们创造了世界上最窄的晶体管通道，而且其性能实际上比较宽的通道还要好。这为构建下一代更快速、更节能、且比我们现有设备更小的计算机打开了大门。

技术摘要

技术摘要：突破高性能原子级厚度二维纳米带晶体管的宽度缩放极限

问题陈述
尽管最先进的晶体管技术已成功将栅极长度和沟道厚度缩减至 5 nm 量级，但沟道宽度的缩放却在约 40–50 nm 处遭遇了“宽度缩放墙”。在传统半导体中，将沟道宽度降低至该阈值以下通常会导致性能退化，其原因在于悬空键、边缘无序以及侧向耗尽。这些因素会抑制驱动电流、降低迁移率并增加亚阈值摆幅。因此，p 型 MOSFET 需要比 n 型器件宽得多的沟道来补偿较低的空穴迁移率，这进一步限制了 CMOS 的集成密度。虽然二硫化钼（MoS₂）等二维半导体（2DSCs）提供了具有抗短沟道效应能力的原子级薄沟道，但以往对窄 2DSC 纳米带的展示主要依赖于微米级的宽沟道，或者在缩小尺寸时表现出性能下降，这强化了“边缘散射和耗尽是不可避免的瓶颈”这一假设。

方法论
为了应对这些挑战，作者开发了一种优化的自上而下制备工艺，用以制造高质量、原子级锐利的单层和双层 MoS₂ 纳米带，其宽度可受控地缩小至 15 nm。制备策略侧重于两个关键参数，以最大限度地减少工艺诱导的损伤和边缘无序：

1. 抗蚀剂优化：电子束抗蚀剂厚度被减少至约 50–60 nm。这最大限度地减少了前向散射和二次电子的横向扩散，从而在暴露的纳米图形中实现了平衡的高度与宽度长宽比。
2. 刻蚀技术：采用了使用三氟甲烷（CHF₃）/氩气（Ar）混合气体的各向异性感应耦合等离子体（ICP）刻蚀。至关重要的是，利用了氩气介导的侧壁保护技术来抑制侧向侧刻并保持边缘保真度，防止形成受损或无序的边缘。

所得器件为基于 SiO₂/Si++ 基底并采用 Ni/Au 源漏接触的反栅晶体管。通过拉曼光谱验证了纳米带的结构完整性，证实了图案化过程保留了材料的结晶度和边缘质量。

关键结果
研究展示了一个反直觉的“边缘增强传输机制”，即减小 MoS₂ 纳米带的沟道宽度反而会导致器件性能提升，这直接反驳了在传统半导体中观察到的退化趋势。

• 单层 MoS₂：当沟道宽度从 5 n m 减小到 30 nm 时，开启电流密度从 35 µA/µm 单调增加至 110 µA/µm（增幅高达 230%）。器件保持了高开关比（10⁶）并提高了场效应迁移率。
• 双层 MoS₂：在双层器件中观察到了类似的趋势。将宽度从 80 nm 减小到 30 nm，导致开启电流密度从 ~125 µA/µm 增加到 ~300 µA/µm（增幅高达 170%）。在 30 nm 宽度下，双层器件实现的电流密度可媲美甚至超过具有更宽沟道的尖端少层 MoS₂ 晶体管。
• 超缩放量级（15 nm）：作者成功将双层 MoS₂ 纳米带缩放至 15 nm。在这一超窄量级下，开启电流密度在约 200–300 µA/µm 处趋于饱和。虽然在 80 nm 到 30 nm 之间的持续增强趋势有所放缓，但器件并未出现通常在这种规模下预期的灾难性性能崩溃。15 nm 器件保持了高开关比（>10⁶）和稳定的阈值电压。
• 机制：性能提升归功于“静电边缘增强”。随着横向尺寸减小，栅极场更有效地耦合进沟道，克服了边缘散射和载流子耗尽。电子平均自由程（~5 nm）明显短于纳米带宽度，表明在 30–80 nm 范围内，边缘散射所起的作用微乎其微。

意义与主张
本文声称打破了二维半导体纳米带的“宽度缩放墙”，建立了一种新的维度缩放规则，即性能随宽度减小至 30 nm 时而提升，随后在 15 nm 处进入饱和阶段，而非发生退化。

作者断言，这些发现为晶体管技术的终极缩放提供了实验基础。通过证明原子级薄的纳米带可以在宽度窄至 15 nm 时仍能保持或增强驱动电流密度，这项工作为实现更高密度、更低功耗的逻辑电路指明了路径。具体而言，通过实现目标驱动电流所需的总沟道宽度更小，可以降低栅极电容和动态开关能量。该研究将 2DSC 纳米带定位为克服当前基于硅的技术的宽度缩放约束所带来的集成密度极限的一种极具前景的架构。