技术摘要：优化后的矩阵乘积态（MPS）量子纠错电路模拟

问题陈述

在大规模模拟量子纠错（QEC）电路对于推进容错量子计算至关重要。虽然存在高效的 Clifford 模拟器（例如 Stim），但它们无法处理包含非 Clifford 门（如 $T$ 门）的通用电路或现实的噪声模型（相干或相关噪声）。现有的通用模拟方法面临显著瓶颈：态矢量模拟器受限于 $\sim30\text{--}40$ 个量子比特，而近 Clifford 方法（例如扩展稳定器秩、拟概率方法）通常受限于电路的“魔力”（magic）含量（例如 $T$ 门的数量）。张量网络方法，特别是矩阵乘积态（MPS），提供了一种有前景的替代方案，因为它们受限于纠缠度而非魔力含量，但这些方法常被认为仅限于一维电路、需要低纠缠度，或者只能得到近似结果。挑战在于确定 MPS 是否可以精确模拟包含非 Clifford 门的中间规模 QEC 电路，以及如果可以，如何克服 MPS 效率中存在的感知局限性。

方法论

作者利用 MIMIQ 模拟框架来实现 QEC 电路的 MPS 模拟。核心方法论涉及通过电路级重排序对 MPS 表示进行严格优化，而非依赖标准实现。

关键优化策略

论文指出，MPS 的效率并非电路的内在属性，而是对实现方式的选择高度敏感。作者引入了一系列针对性的优化措施：

1. 量子比特排序（Qubit Ordering）： 将物理量子比特映射到一维 MPS 链的过程会显著影响所需的键维数（bond dimension, $\chi$）。

   • 作者解决了“彩虹问题”（rainbow problem），即标准排序下远距离量子比特之间的纠缠会导致巨大的 $\chi$。
   • 他们提出了“蛇形”（snake）排序（例如东北、东南方向），以强制实现稳定器的最近邻连接性，从而大幅降低 $\chi$。
   • 对于静态逻辑态（例如 $|0_L\rangle$），基于最小化跨分区的“开放”稳定器的解析启发式方法指导了排序。

2. 门排序（Gate Ordering）： 应用交换门（commuting gates）的序列会影响瞬态纠缠（“山峰问题”，mountain problem）。

   • 优化 QEC 轮次内并行 CNOT 门的顺序，可以最小化模拟过程中的峰值键维数。
   • 测试了不同的排序（例如 North 与 Z 层）以寻找能使中间状态保持尽可能低纠缠度的路径。

3. 逻辑层级优化（针对蒸馏电路）：

   • 深度优先重排序（Depth-First Reordering）： 将电路视为有向无环图（DAG），并通过深度优先遍历，允许在其他量子比特初始化之前对量子比特进行测量和复用，从而减少总体的活跃量子比特数。
   • 辅助量子比特管理（Ancilla Management）： 优化用于魔力态蒸馏（MSD）的逻辑辅助量子比特的放置与复用，以减少 MPS 中的长程门。
   • 量子比特复用（Qubit Reuse）： 在量子比特可用时（测量后）动态分配量子比特槽位，以减少模拟所需的总物理量子比特数。

关键结果

作者展示了在单个集群节点（Intel Xeon, 4 线程, 125 GiB RAM）上对各种 QEC 电路的高保真度（$1-F \leq 10^{-8}$）精确模拟。

• 旋转表面码存储器（Rotated Surface Code Memory）：

  • 模拟最高达距离 $d=11$（241 个物理量子比特）。
  • 最优排序（东北方向量子比特顺序，N 层顺序）实现的极大键维数为 $\chi_{max} = 2^{d-1}$。
  • 标准排序在 $d=5$ 时变得难以处理，而优化后的方法可在数秒内运行完成。

• 逻辑贝尔态制备（Logical Bell-State Preparation）：

  • 模拟最高达距离 $d=9$（322 个物理量子比特）。
  • 需要异构量子比特排序（第一逻辑量子比特用 North，第二个用 East）来平衡存储子电路与横向 CNOT 门的需求。
  • 实现 $\chi_{max} = 2^d$。

• 15-to-1 魔力态蒸馏（MSD）：

  • 模拟了一个包含 $d=3$（187 个物理量子比特，数百个 QEC 轮次，15 个逻辑 $T$ 门）的电路，耗时不足 40 秒，且 $\chi_{max}=64$。
  • 模拟 $d=5$（539 个物理量子比特）耗时约 75 分钟。
  • 逻辑层级优化（深度优先重排序、量子比特复用）将有效逻辑量子比特数从 $NL=16$ ($d=3$) 的 16 个减少到了 11 个，显著降低了资源需求。

• 深层随机电路（Deep Random Circuits）：

  • 证明只要键维数受到约束，运行时长随 $T$ 门（非 Clifford 门）的数量呈线性缩放，证实了单量子比特非 Clifford 门对于 MPS 而言是“廉价”的。
  • 显示对于随机电路，$\chi_{max}$ 随 $2^{\lfloor N_L/2 \rfloor + d + 1}$ 缩放，其中 $N_L$ 是逻辑量子比特数。

重要性与主张

论文声称，只要应用电路级优化，MPS 是近 Clifford 模拟器的一个有价值的补充。

• 精确性与通用性： 不同于许多通过近似或受限于魔力含量的近 Clifford 方法，这些优化的 MPS 模拟是精确的，并且可以处理任意类型的门而无限制。
• 对实现方式的敏感性： 该工作强调，标准的 MPS 实现对于这些电路是难以处理的，但“正确的选择使精确模拟变得可行”。性能提升（数个数量级）完全源于量子比特和门的重排序。
• 与其他方法的比较： 作者谦虚地指出，对于测试的特定电路（MSD 和具有少量逻辑量子比特的随机电路），最近的近 Clifford 方法如 PPVM 和 CAMPS 目前更快（快约 $\sim1000\times$），因为它们能更有效地利用特定的稳定器结构。
• 未来潜力： 作者认为 MPS 可能在以下领域超越近 Clifford 方法：
  1. 低纠缠但高 $T$ 门计数和高活跃维度（例如 QEC 编码的 QFT 或短时间哈密顿量模拟）。
  2. 状态脱离逻辑子空间的非 Clifford 噪声模型。
  3. 可以将这些“技巧组合”（重排序、辅助量子比特管理）应用于改进其他张量网络或混合 Clifford+MPS 方法的电路。

论文总结道，虽然 MPS 并不是专门的 Clifford 模拟器的通用替代品，但当结合本文所述的具体优化策略时，它为模拟中间规模 QEC 电路提供了一个强大的通用工具。