Recovering a Full AES-128 Key Across Tenant Boundaries via DDR4 Row-Buffer Timing on Cloud FPGAs
Dieses Paper demonstriert, dass ein vollständig unprivilegierter Co-Tenant auf einer gemeinsam genutzten Cloud-FPGA einen vollständigen AES-128-Masterkey von einem Opfer durch das Ausnutzen von DDR4-Row-Buffer-Timing-Seitenkanälen extrahieren kann, wobei die „One-Slot-per-Bank“-Beschränkung durch Reverse-Engineering des Bank-Mappings und statistische Aggregation über mehrere Verschlüsselungen hinweg überwunden wird.