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Countering the Path Explosion Problem in the Symbolic Execution of Hardware Designs

Dieses Paper führt die stückweise Komposition (piecewise composition) ein, eine neuartige Technik der symbolischen Ausführung für Hardware-Designs, welche modulare Strukturen nutzt, um die Pfadexploration an SMT-Solver auszulagern, wodurch eine Reduktion der Laufzeit um 97 % sowie eine Verringerung der explorierten Pfade um eine Größenordnung erreicht wird, während direkt RTL-Verilog ohne Netlist-Translation analysiert wird.

Ursprüngliche Autoren: Kaki Ryan, Cynthia Sturton

Veröffentlicht 2026-07-22

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CC BY 4.0

Ursprüngliche Autoren: Kaki Ryan, Cynthia Sturton

Originalarbeit lizenziert unter CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Dies ist eine KI-generierte Erklärung des untenstehenden Papers. Sie wurde nicht von den Autoren verfasst oder gebilligt. Für technische Genauigkeit konsultieren Sie das Originalpaper. Vollständigen Haftungsausschluss lesen

Stellen Sie sich vor, Sie sind ein Detektiv, der versucht, ein Rätsel in einer riesigen, futuristischen Stadt zu lösen. Diese Stadt ist ein Computerchip, ein winziges Stück Silizium, das alles steuert, von Ihrem Telefon bis hin zu den Satelliten, die die Erde umkreisen. Um sicherzustellen, dass die Stadt sicher ist, müssen Sie jede einzelne Straße, jede Gasse und jede versteckte Tür überprüfen, um sicherzustellen, dass keine Bösewichte hineinschleichen oder gegen die Regeln verstoßen können. Dieses wissenschaftliche Feld wird Hardware-Verifikation genannt und ist das digitale Äquivalent zu einem Sicherheitsinspektor, der sicherstellt, dass eine Brücke nicht einstürzt, bevor jemand darüber fährt.

Das Hauptwerkzeug, das Detektive bei dieser Arbeit nutzen, heißt „Symbolic Execution“ (symbolische Ausführung). Anstatt eine Straße nach der anderen mit einem bestimmten Satz von Schlüsseln abzulaufen, ist Symbolic Execution wie eine magische Karte, die es Ihnen ermöglicht, jede mögliche Straße zur gleichen Zeit abzulaufen. Sie ersetzen spezifische Zahlen durch „Geister“, die jede beliebige Zahl repräsentieren, und beobachten, wie die Stadt auf jede dieser geisterhaften Möglichkeiten reagiert. Das Problem dabei? Wenn die Stadt größer und komplexer wird, vervielfacht sich die Anzahl der Straßen so schnell, dass es unmöglich wird, sie alle zu überprüfen. Dies ist bekannt als das „Path Explosion Problem“ (Pfadexplosionsproblem). Es ist, als würde man versuchen, aus einem Feuerwehrschlauch zu trinken; das Wasser (oder in diesem Fall die Anzahl der zu prüfenden Pfade) kommt so schnell heraus, dass man überwältigt wird, bevor man das Leck findet. Wenn wir nicht jeden Pfad prüfen können, übersehen wir vielleicht eine versteckte Falltür, die Hacker nutzen könnten, um Geheimnisse zu stehlen oder das System zum Absturz zu bringen.

Hier kommt das Paper „Countering the Path Explosion Problem in the Symbolic Execution of Hardware Designs“ ins Spiel. Die Autoren, Kaki Ryan und Cynthia Sturton, führen eine kluge neue Strategie namens „Piecewise Composition“ (stückweise Zusammensetzung) ein. Anstatt zu versuchen, die gesamte Stadt auf einmal abzulaufen, erkannten sie, dass die Stadt aus Stadtvierteln (oder „Blöcken“) besteht. Man kann jedes Stadtviertel separat erkunden, alle möglichen Routen innerhalb dieses einzelnen Viertels kartieren und dann einen superintelligenten Taschenrechner (einen sogenannten SMT-Solver) verwenden, um herauszufinden, wie diese separaten Karten zusammenpassen.

Stellen Sie sich das wie das Lösen eines riesigen Puzzles vor. Der alte Weg bestand darin, zu versuchen, jedes einzelne Teil eines nach dem anderen an seinen Platz zu drücken, in der Hoffnung, dass schließlich das Bild erscheint. Wenn das Puzzle eine Million Teile hat, wären Sie ewig damit beschäftigt. Die neue „Piecewise Composition“-Methode ist wie das Sortieren der Teile in kleine, handhabbare Stapel zuerst. Sie lösen den „Himmel“-Stapel, dann den „Ozean“-Stapel und dann den „Baum“-Stapel. Sobald Sie die Lösungen für diese kleineren Stapel haben, verwenden Sie eine schnelle Prüfung, um zu sehen, wie sie sich verbinden. Das Paper zeigt, dass dieser Ansatz nicht nur ein wenig hilft, sondern die Arbeit drastisch reduziert. In ihren Tests an fünf verschiedenen Open-Source-Designs, einschließlich komplexer CPUs und System-on-Chips, reduzierte diese Methode die Anzahl der Pfade, die die Engine erkunden musste, um etwa 92 % bis 99 %.

Die Ergebnisse waren beeindruckend. Die neue Engine lief 97 % schneller als die alten Methoden. Sie fand erfolgreich Sicherheitsfehler und Regelverstöße in Designs, die zuvor zu schwierig zu gründlich zu prüfen gewesen waren. Beispielsweise fand die Engine beim Testen eines spezifischen Prozessorkerns namens OR1200 27 von 30 bekannten Fehlern, während frühere Werkzeuge weniger gefunden hatten. Die Autoren betonen, dass dies nicht nur eine theoretische Idee ist; sie haben ein funktionierendes Werkzeug gebaut, das den tatsächlichen Code (Verilog) liest, der verwendet wird, um diese Chips zu bauen, und ein „Gegenbeispiel“ (Counter-Example) erzeugt – eine spezifische Anweisungsserie, die beweist, dass ein Fehler existiert.

Die Autoren weisen jedoch vorsichtig darauf hin, dass dies kein Zauberstab ist, der alles sofort löst. Die Methode setzt voraus, dass die Hardware modular aufgebaut ist, mit deutlichen Blöcken, die sich nicht auf unordentliche Weise überschneiden oder verwirrend vermischen. Wenn ein Design bestimmte Arten von unordentlichen Verbindungen aufweist (wie „Write-Write“-Abhängigkeiten, bei denen zwei Teile gleichzeitig in denselben Speicher schreiben wollen), stoppt das Werkzeug und meldet einen Fehler, anstatt zu raten. Aber für die große Mehrheit der gut strukturierten Hardware-Designs bietet dieser neue Ansatz eine Möglichkeit, den Feuerwehrschlauch der Möglichkeiten zu bändigen und es viel einfacher zu machen, sicherzustellen, dass unsere digitalen Städte sicher, geschützt und bereit für die Zukunft sind.

Technische Zusammenfassung: Bekämpfung des Pfadexplosionsproblems bei der symbolischen Ausführung von Hardware-Designs

Problemstellung
Die symbolische Ausführung ist ein leistungsfähiges Verifizierungswerkzeug für Hardware-Designs, das in der Lage ist, das Testen durch das Ersetzen von konkreten Eingabewerten durch Symbole zu generalisieren, um alle möglichen Ausführungspfade zu explorieren. Sie leidet jedoch schwer unter dem „Pfadexplosionsproblem“. In der konventionellen symbolischen Ausführung wächst die Anzahl der zu explorierenden Pfade exponentiell mit der Anzahl der Verzweigungspunkte (Control-Flow-Anweisungen) im Design. Für komplexe Hardware-Designs macht dieses exponentielle Wachstum eine vollständige Exploration rechnerisch unpraktikabel. Vorherige Versuche, dies zu mildern, beinhalteten die Kombination von symbolischer Ausführung mit Model Checking, die Nutzung konkreter Ausführungstraces oder die Beschränkung der Analyse auf kleine Designs, aber diese Ansätze scheitern oft an der Skalierbarkeit auf große, reale Register-Transfer-Level (RTL)-Designs.

Methodik: Stückweise Komposition (Piecewise Composition)
Die Autoren führen die stückweise Komposition ein, eine Technik, welche die inhärente modulare Struktur von Hardware-Designs nutzt, um die Last der Pfadexploration von der symbolischen Ausführungs-Engine auf Satisfiability Modulo Theories (SMT)-Solver zu verlagern.

Kernkonzept: Anstatt das gesamte Design als einen einzigen monolithischen Kontrollflussgraphen zu explorieren, zerlegt der Ansatz das Design in unabhängige Blöcke (speziell Verilog always-Blöcke). Die Engine exploriert jeden unabhängigen Block genau einmal pro Taktzyklus und generiert so einen Satz von Pfadfragmenten (Bäumen) für jeden Block.
Komposition via SMT: Um vollständige Root-to-Leaf-Pfade zu rekonstruieren oder Assertions zu verifizieren, nutzt die Engine einen SMT-Solver, um diese unabhängigen Pfadfragmente zu komponieren. Der Solver prüft die Durchführbarkeit der Kombination spezifischer Fragmente aus verschiedenen Blöcken basierend auf deren Pfadbedingungen und symbolischen Speichern.
Reduktion der Komplexität: Für ein Design mit $N$ unabhängigen always-Blöcken, die jeweils höchstens $b$ binäre Verzweigungspunkte enthalten, erfordert die konventionelle symbolische Ausführung die Exploration von $O(2^{bN})$ Pfaden. Die stückweise Komposition reduziert dies auf die Exploration von $O(2^b \cdot N)$ Pfaden. Die Komplexität wird nur exponentiell mit den Verzweigungspunkten innerhalb eines einzelnen Blocks und verläuft linear mit der Anzahl der Blöcke.
Umgang mit Abhängigkeiten: Die Methodik berücksichtigt verschiedene Datenabhängigkeiten zwischen den Blöcken:
- Read-Read: Blöcke können separat exploriert werden; der SMT-Solver filtert unzulässige Kombinationen heraus, bei denen sich gemeinsame Variablen widersprechen.
- Read-Write: Non-blocking Assignments stellen sicher, dass Aktualisierungen in einem Block keine Konflikte mit Lesevorgängen in einem anderen Block innerhalb desselben Zyklus verursachen.
- Write-Write: Das Tool erkennt Write-Write-Abhängigkeiten und bricht mit einer Fehlermeldung ab, da diese gegen Verilog-Best-Practices verstoßen.
Implementierungsdetails: Die Engine operiert direkt auf Verilog-RTL, ohne eine Übersetzung in C oder Netlists. Sie handhabt kombinatorische Logik durch die Re-Evaluierung von Zuweisungen basierend auf „dirty“ Signalen nach der Exploration sequenzieller Blöcke. Sie unterstützt mehrere Taktzyklen durch das Mergen von Zuständen an Zyklengrenzen und beinhaltet Optimierungen wie die Handhabung wiederholter Submodule (Merging der Ergebnisse via SMT) sowie die Cone of Influence (COI)-Analyse zur Beschneidung irrelevanter Blöcke.

Wesentliche Beiträge

Definition der stückweisen Komposition: Eine formale Technik, welche die Modularität von Hardware ausnutzt, um die Pfadexplosion durch die Übertragung der Pfadkombinationslogik auf SMT-Solver zu bekämpfen.
Symbolische Ausführungs-Engine: Das Design und die Implementierung einer taktsynchronen Engine für Verilog-RTL, die stückweise Komposition nutzt und direkt auf dem Quellcode operiert.
Empirische Evaluierung: Eine umfassende Evaluierung an fünf Open-Source-Designs, einschließlich SoC- und CPU-Architekturen (OR1200, PULPissimo, openMSP430, etc.), unter Verwendung von 84 sicherheitskritischen Assertions.

Ergebnisse
Die Evaluierung demonstriert signifikante Leistungsverbesserungen und die Effektivität beim Finden von Assertion-Verletzungen:

Pfadreduktion: Die stückweise Komposition reduziert die Anzahl der besuchten Codezeilen um 92 %–99 % und die besuchten Verzweigungspunkte um 64 %–99 % im Vergleich zur konventionellen symbolischen Ausführung.
Laufzeit: Die Technik reduziert die Gesamtlaufzeit im Durchschnitt um 97 %. Bei einer vollständigen Exploration des MC68HC11 SPI-Designs explorierte die Engine nur etwa 7 % der Codezeilen und etwa 4 % der Verzweigungspunkte, die vom Baseline-System benötigt wurden.
Effizienz des Solvers: Entgegen der Besorgnis, dass die Komposition die Komplexität der SMT-Abfragen explodieren lassen könnte, führte die Reduktion der explorierten Pfade zu einer durchschnittlichen Abnahme der SMT-Abfragen um 18 % und einer Verringerung der Solver-Zeit um 21 %.
Fehlererkennung: Die Engine fand Assertion-Verletzungen in allen fünf Designs. Speziell identifizierte sie 24 von 31 Bugs im Hack@DAC SoC und 27 von 30 Bugs im OR1200-Prozessor.
Vergleich: Das Tool fand Exploits in vergleichbaren Designs in unter 2 Minuten, während vergleichbare State-of-the-Art-Tools (z. B. Coppelia, RTLConTest) Stunden benötigten, um ähnliche Schwachstellen zu finden.

Bedeutung und Ansprüche
Das Paper behauptet, dass die stückweise Komposition einen gangbaren Weg bietet, um die symbolische Ausführung für große Hardware-Designs zu skalieren, ohne die Granularität der RTL-Analyse zu opfern. Durch die Entkopplung der Exploration unabhängiger Hardware-Module und das Vertrauen auf moderne SMT-Solver zur Rekombination dieser Module bewahrt der Ansatz die Vorteile der individuellen Pfadinformationen und mildert gleichzeitig das exponentielle Wachstum des Suchraums. Die Autoren behaupten, dass diese Methode die Verifizierung komplexer SoCs und CPUs ermöglicht, die zuvor für die symbolische Ausführung unpraktikabel waren, indem sie präzise Gegenbeispiele liefert, die direkt auf das ursprüngliche RTL-Design zurückführbar sind. Die Arbeit stellt einen Schritt nach vorn in der Hardware-Sicherheitsverifizierung dar, der die Erkennung von Assertion-Verletzungen und potenziellen Schwachstellen in realen Designs ermöglicht.

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