Sub-kelvin thermal conductivity of substrates and on-chip routing in quantum integrated systems

Diese Studie charakterisiert experimentell die Sub-Kelvin-Wärmeleitfähigkeit verschiedener Substratmaterialien und On-Chip-Routings und zeigt, dass hochohmiges Silizium eine überlegene thermische Leistung bietet und dass, obwohl Routing-Leitungen die In-Plane-Leitfähigkeit erhöhen, das Substrat den dominierenden Wärmepfad darstellt, wodurch die kritische Bedeutung der Materialauswahl und der 3D-Integration für ein effektives thermisches Management in großskaligen Quantensystemen unterstrichen wird.

Das Wesentliche

Stellen Sie sich vor, Sie versuchen, einen superschnellen, ultrasensiblen Computer zu bauen, der nur funktioniert, wenn er kälter ist als der Weltraum. Dies ist ein Quantencomputer. Um ihn funktionsfähig zu machen, müssen Sie Millionen winziger elektronischer Schalter (Qubits) und deren „Gehirn" (Steuerungselektronik) direkt nebeneinander auf einem einzigen Chip unterbringen.

Doch hier liegt das Problem: Das „Gehirn" wird heiß, selbst wenn es eiskalt ist. Wenn diese Wärme auf die empfindlichen Schalter übergeht, bricht der Computer zusammen. Die Wissenschaftler in dieser Arbeit stellten eine einfache Frage: „Was passiert mit Wärme, wenn sie durch die Materialien wandert, aus denen wir diese Chips bei Temperaturen nahe dem absoluten Nullpunkt bauen?"

Hier ist das Ergebnis, erklärt mit einigen alltäglichen Analogien.

1. Die Autobahn vs. der Schotterweg (Substratmaterialien)

Das „Substrat" ist das Grundmaterial, auf dem der Chip sitzt, ähnlich wie das Fundament eines Hauses. Das Team testete vier verschiedene Fundamente:

• Silizium mit hohem spezifischem Widerstand: Stellen Sie sich dies als eine Super-Autobahn vor. Bei diesen eiskalten Temperaturen wandert Wärme (die als winzige Schwingungen, sogenannte „Phononen", übertragen wird) sehr leicht durch dieses Material. Es ist am besten geeignet, Wärme abzuleiten.
• Silizium mit niedrigem spezifischem Widerstand: Dies ist wie ein Schotterweg voller Schlaglöcher. Da diesem Silizium aus elektrischen Gründen zusätzliche „Verunreinigungen" (Dotierstoffe) zugesetzt wurden, wirken diese Verunreinigungen wie Geschwindigkeitsbremsen. Sie prallen gegen die Wärmeschwingungen und verlangsamen diese drastisch. Es ist etwa 100-mal schlechter darin, Wärme zu transportieren als die Variante mit hohem spezifischem Widerstand.
• Saphir und Borosilikatglas: Diese sind wie schmale, holprige Pfade. Sie leiten Wärme, aber nicht so gut wie die Silizium-Autobahn. Interessanterweise war der Saphir-Pfad überraschend holprig (aufgrund winziger innerer Kristallfehler), was ihn schlechter zur Wärmeleitung macht, als man bei einem so harten Material erwarten würde.

Das Fazit: Wenn Sie Wärme schnell weg bewegen wollen, nutzen Sie die „Autobahn" (Silizium mit hohem spezifischem Widerstand). Wenn Sie Wärme an einem Ort eingeschlossen halten wollen, um einen Nachbarn zu schützen, nutzen Sie den „Schotterweg" (Silizium mit niedrigem spezifischem Widerstand).

2. Die Metalldrähte (On-Chip-Verdrahtung)

Das Team untersuchte auch die Drähte (Verdrahtung), die die verschiedenen Teile des Chips verbinden. Sie verwendeten supraleitende Drähte (Niob), die wie magische Rohre sind, die Elektrizität ohne Widerstand transportieren.

Sie wollten sehen, ob diese Drähte als „Wärme-Abkürzung" fungieren würden, indem sie Wärme von der Elektronik abziehen und auf die Qubits leiten.

• Das Ergebnis: Die Drähte halfen tatsächlich, Wärme ein wenig zu bewegen (in ihrem spezifischen Testaufbau etwa viermal mehr als das Silizium allein).
• Der Haken: In einem echten, dicken Chip ist das Basismaterial (das Substrat) so viel größer als die dünnen Drähte, dass das Substrat immer noch 99 % der Arbeit leistet. Die Drähte sind wie ein kleiner Seitenstrom; das Substrat ist der Hauptfluss.

3. Das „Mikrowatt"-Problem

Die wichtigste Erkenntnis betrifft wie wenig Wärme nötig ist, um Probleme zu verursachen.
Die Wissenschaftler stellten fest, dass bei diesen superkalten Temperaturen nur eine winzige Menge an Leistung (gemessen in Nanowatt – Milliardsteln eines Watts) ausreicht, um die Temperatur des Chips so weit zu erhöhen, dass die Quantenberechnungen gestört werden.

• Die Analogie: Stellen Sie sich vor, Sie versuchen, einen Eisblock in einem Raum gefroren zu halten. Wenn Sie ein einziges Streichholz anzünden (die Wärme der Elektronik), schmilzt das Eis sofort.
• Die Realität: Aktuelle elektronische Chips erzeugen im Vergleich zu dem, was diese Quantenchips vertragen können, Wärme wie ein Lagerfeuer. Obwohl die Elektronik nur wenige Millimeter entfernt ist, reicht die von ihnen erzeugte Wärme aus, um den Quantenzustand zu zerstören.

Das große Fazit

Sie können das „Gehirn" und die „empfindlichen Schalter" nicht einfach auf dasselbe flache Stück Silizium kleben und auf das Beste hoffen. Die Wärme wandert zu leicht (oder zu unvorhersehbar) und würde das Experiment ruinieren.

Die Arbeit schlägt vor, dass die Lösung 3D-Stapelung ist (wie ein Wolkenkratzer statt eines Bungalows). Sie müssen die heißen Elektronikkomponenten von den kalten Schaltern durch spezielle „thermische Isolations"-Schichten trennen oder sie auf verschiedenen Ebenen platzieren, damit die Wärme vom Gehirn die Schalter nicht versehentlich „kocht".

Kurz gesagt: Bei Temperaturen nahe dem absoluten Nullpunkt verhält sich Wärme sehr unterschiedlich. Die Materialien, die wir wählen, wirken entweder wie Super-Autobahnen oder holprige Schotterwege für Wärme, und wir müssen äußerst vorsichtig sein, wo wir unsere Wärmequellen platzieren, sonst wird das gesamte System überhitzen und versagen.

Technische Zusammenfassung

Technische Zusammenfassung: Sub-Kelvin-Wärmeleitfähigkeit von Substraten und On-Chip-Routing in integrierten Quantensystemen

Problemstellung
Der Übergang zu fehlertoleranten Quantencomputern erfordert die Skalierung auf Millionen physikalischer Qubits, was eine enge Integration heterogener Komponenten wie Qubits und klassischer kryogener Steuerelektronik (Cryo-CMOS) notwendig macht. Aktuelle Architekturen, sei es System-on-Chip (SoC) oder 3D-System-in-Package (SiP), sehen sich einem kritischen Engpass im thermischen Management gegenüber. Die von Cryo-CMOS dissipierte Wärme (typischerweise mehrere Mikrowatt pro Qubit) führt zu Dekohärenzquellen, die die Lebensdauer der Qubits verschlechtern. Während der Wärmetransport in Massivmaterialien bei Raumtemperatur gut dokumentiert ist, fehlen systematische experimentelle Daten im Sub-Kelvin-Bereich. Darüber hinaus wird der Wärmetransport bei diesen Temperaturen durch Phononenausbreitung bestimmt und ist außerordentlich empfindlich gegenüber kristalliner Reinheit, Probenabmessungen und Oberflächeneigenschaften, was Raumtemperaturwerte für eine Extrapolation unzuverlässig macht. Das Verständnis der thermischen Eigenschaften grundlegender Bausteine – insbesondere von Substraten und On-Chip-Routing – ist eine Voraussetzung für die Entwicklung großskaliger Quantenprozessoren mit optimiertem thermischem Management.

Methodik
Die Autoren führten eine experimentelle thermische Studie in zwei Phasen durch:

1. Substratcharakterisierung:

   • Materialien: Vier in der Halbleiter- und Quantentechnologie übliche Substratmaterialien wurden getestet: Hochwiderstandsfähiges (HR) Silizium (Float-Zone), Niedrigwiderstandsfähiges (LR) Silizium (Czochralski, Bor-dotiert), Borosilikatglas und Saphir.
   • Aufbau: Proben wurden auf einer Kupferplatte innerhalb eines Verdünnungskühlschranks montiert. Ein Heizer und ein RuO2-Thermometer waren am „heißen" Ende der freitragenden Probe angebracht, während das „kalte" Ende thermisch an die Mischkammer angekoppelt war.
   • Messprotokoll: Heizleistung ($Q$) wurde schrittweise (Nanowatt bis Mikrowatt) bei Basistemperaturen ($T_0$) von 50 mK und 300 mK angelegt. Der daraus resultierende Temperaturanstieg ($T_h$) wurde gemessen, um die effektive Wärmeleitfähigkeit ($\kappa$) unter Verwendung von Definitionen für stationäre Wärmeleitung zu bestimmen.
   • Validierung: Ein Kontrollversuch mit einem zweiten Thermometer auf der kalten Seite bestätigte, dass die Substrat-Kupfer-Grenzfläche nicht als thermischer Engpass wirkte, wodurch sichergestellt wurde, dass der gemessene Widerstand vom Substrat selbst dominiert wurde.
   • Analyse: Phononen-Mittlere-Freie-Weglängen (MFP) wurden mittels eines Finite-Elemente-Nichtgleichgewichts-Green-Funktionen-Ansatzes (FENEGF) extrahiert, um den ballistischen Leitwert zu bewerten und dominante Streumechanismen zu identifizieren.

2. Evaluation des On-Chip-Routings:

   • Testfahrzeug: Ein planares Bauelement wurde auf einem LR-Siliziumsubstrat mit supraleitenden Niob (Nb)-Routingleitungen und Gold (Au)-Pads gefertigt.
   • Modifikation: Um den thermischen Beitrag des Routings zu isolieren, wurde das Siliziumsubstrat unter den Routingleitungen rückseitig bis auf eine Restdicke von 50 µm geätzt, wodurch eine „Membran" entstand, um den parallelen Wärmepfad des Massivsiliziums zu minimieren.
   • Messung: Der thermische Leitwert wurde zwischen zwei Abschnitten der Routingleitung bei $T_0 = 50$ mK und $300$ mK gemessen und die Ergebnisse mit dem erwarteten Leitwert des Siliziumsubstrats allein verglichen.

Hauptergebnisse

• Wärmeleitfähigkeit der Substrate (bei 300 mK):

  • HR-Silizium: Zeigte die höchste Leitfähigkeit mit $5 \cdot 10^{-2}$ W/m·K und folgte einer $T^{2.4}$-Abhängigkeit. Die MFP-Analyse ergab, dass der Transport durch Casimir-artige Grenzflächenstreuung begrenzt ist (MFP $\approx$ 4000 µm).
  • LR-Silizium: Wies eine Reduktion um zwei Größenordnungen auf $8 \cdot 10^{-4}$ W/m·K mit einer $T^{2.2}$-Abhängigkeit auf. Die reduzierte MFP ($\approx$ 30 µm) und die $T^{-3/2}$-Skalierung wurden auf Phonon-Loch-Streuung zurückgeführt, verursacht durch Bor-Dotierung und Sauerstoffverunreinigungen.
  • Saphir: Gemessen bei $2 \cdot 10^{-3}$ W/m·K ($T^3$-Abhängigkeit). Trotz der für Kristalle typischen $T^3$-Skalierung war der absolute Betrag signifikant niedriger als bei Massivwerten, und die MFP ($\approx$ 50 µm) lag weit unterhalb des Casimir-Limits, was darauf hindeutet, dass strukturelle Unordnung (Korngrenzen) den Transport begrenzt.
  • Borosilikat: Gemessen bei $2 \cdot 10^{-3}$ W/m·K mit einer $T^2$-Abhängigkeit, charakteristisch für amorphe Festkörper, bei denen der Transport durch tunnelnde Zwei-Niveau-Systeme und nicht durch Grenzflächenstreuung beschrieben wird.

• Auswirkung des On-Chip-Routings:

  • Die Einbeziehung von Nb-Routingleitungen erhöhte den in-plane-Wärmeleitwert des Testfahrzeugs um den Faktor vier im Vergleich zum LR-Siliziumsubstrat allein.
  • Die Studie stellt jedoch fest, dass diese Verbesserung nur messbar war, weil die Substratdicke künstlich auf 50 µm reduziert wurde. In einer Standard-SoC-Architektur, bei der das Substrat seine volle Dicke (mehrere hundert Mikrometer) behält, bleibt das Substrat der dominierende Wärmepfad, und der Beitrag des Routings ist vernachlässigbar.

• Thermische Einschränkungen:

  • Messbare Temperaturgradienten wurden mit angelegten Leistungen von nur 1–10 nW etabliert.
  • Die Autoren schätzen, dass für Chipgrößen im Zentimeterbereich die tolerierbare Leistungsdissipation vor einer signifikanten Störung der Qubit-Temperaturen in der Größenordnung von zehn Nanowatt bei 300 mK liegt. Dies liegt weit unter der Mikrowatt-Dissipation aktueller Cryo-CMOS.

Bedeutung und Behauptungen
Die Arbeit beansprucht, quantitative Leitlinien für die Substratauswahl in kryogenen Quantensystemen zu liefern. Die Ergebnisse unterstreichen, dass kein einzelnes Substrat alle Anforderungen optimal erfüllt; so bietet beispielsweise LR-Silizium eine bessere thermische Isolierung für Qubits, während HR-Silizium die Wärmeabfuhr für dissipative Steuerchips erleichtert.

Kritisch hebt die Arbeit hervor, dass in planaren SoC-Architekturen, bei denen Qubits und Steuerelektronik dasselbe Substrat teilen, die thermische Übersprechung gravierend ist. Die Autoren kommen zu dem Schluss, dass das aktuelle Maß an Leistungsdissipation in Cryo-CMOS eine Ko-Integration auf demselben Substrat ohne erhebliche Gegenmaßnahmen thermisch unpraktikabel macht. Folglich befürwortet die Arbeit eine Funktionsaufteilung durch 3D-Integration und System-in-Package (SiP)-Ansätze. Diese Architekturen ermöglichen die Platzierung von Schaltkreisen in unmittelbarer Nähe zu Qubits unter gleichzeitiger Nutzung thermischer Entkopplungsstrategien (wie 3D-Interconnects oder thermisch widerstandsfähiger Substrate) zur Steuerung des Wärmeflusses, anstatt sich ausschließlich auf planare thermische Isolierung zu verlassen.