BipBipCache: Pipeline-Aware Integration of Low-Latency Tweakable Encryption in an Embedded Cache Controller

Technische Zusammenfassung: BipBipCache – Pipeline-bewusste Integration von latenzarmer, anpassbarer Verschlüsselung in einem eingebetteten Cache-Controller

Problemstellung
Consumer- und Embedded-Prozessoren speichern sensible Daten (Anmeldedaten, personenbezogene Daten, Firmware-Geheimnisse) häufig in On-Chip-SRAM-Caches. Im Gegensatz zum Hauptspeicher sind diese Cache-Inhalte in kommerziellen Mikroarchitekturen typischerweise unverschlüsselt, was sie anfällig für Cold-Boot-Angriffe, direktes SRAM-Probing und die passive Beobachtung von Speicherbussen macht. Während Software-Schutzmaßnahmen existieren, verursachen diese oft inakzeptablen Overhead für kostengünstige Embedded-Plattformen. Bestehende Hardware-Gegenmaßnahmen, wie etwa ScatterCache und SCARF, adressieren mikroarchitektonische Seitenkanäle (z. B. Prime+Probe) durch Cache-Randomisierung, bieten jedoch keinen Schutz der Vertraulichkeit gegen physisches Auslesen. Es besteht ein Bedarf an einer transparenten, latenzarmen Hardware-Lösung, die Cache-Daten und -Tags verschlüsselt, um vor physischen und busbasierten Angriffen zu schützen, ohne prohibitive Leistungseinbußen zu verursachen.

Methodik
Die Autoren schlagen BipBipCache vor, einen Direct-Mapped-Cache-Controller, der die BipBip Tweakable Block Cipher (TBC) integriert, um sowohl Cache-Daten als auch Tags in Echtzeit zu verschlüsseln. Das Design stützt sich auf drei zentrale methodische Komponenten:

1. Kryptographische Abbildung (C3-Stil Dekomposition): BipBip operiert auf 24-Bit-Blöcken mit 40-Bit-Tweaks, was nativ nicht mit Standard-64-Bit-Cache-Wörtern übereinstimmt. Die Autoren wenden eine Dekompositionsstrategie an, die von der Cryptographic Capability Computing (C3) inspiriert ist. Jedes 64-Bit-Cache-Wort wird in ein 24-Bit-Plaintext-Segment und einen 40-Bit-Tweak-Kontext unterteilt, der aus den verbleibenden Bits abgeleitet wird. Das 24-Bit-Segment wird verschlüsselt, während die 40-Bit-Tweak-Bits unverändert bleiben, wodurch das Chiffretext-Ergebnis an die spezifische Speicheradresse oder den Kontext gebunden wird, ohne die Wortgröße zu erweitern.
2. Reverse-Engineered Pipelined Encryptor: Die offizielle BipBip-Spezifikation stellt einen 3-Zyklen-Dekryptor bereit, lässt jedoch einen hardwareoptimierten Verschlüsseler vermissen. Die Autoren haben die dekrypterzentrierten Rundungsfunktionen mittels Reverse Engineering rekonstruiert, um den ersten pipelinierten BipBip-Verschlüsseler in VHDL zu konstruieren. Dieser Verschlüsseler arbeitet mit einer Latenz von 6 Zyklen, im Vergleich zur 3-Zyklen-Latenz des Dekrypters.
3. Pipeline-bewusstes Controller-Design: Um die 6-Zyklen-Verschlüsselungslatenz während Schreibvorgängen zu mildern, nutzt der Controller die Asymmetrie zwischen Verschlüsselung und Entschlüsselung aus. Der Schreibpfad puffert den Plaintext, während der Tag-Pfad gleichzeitig die Hit-Erkennung mittels des 3-Zyklen-Tag-Dekrypters durchführt. Die ersten drei Zyklen des Verschlüsselungsprozesses überschneiden sich mit der Tag-Verifizierung und der Hit-Erkennung. Folglich wird das Write-Enable-Signal erst nach der Hit-Bestätigung (Zyklus 3) aktiviert, was bedeutet, dass der Verschlüsselungsprozess bereits läuft. Dies führt zu einem effektiven Schreib-Penalty von lediglich 3 zusätzlichen Zyklen nach der Hit-Verifizierung, statt eines vollen 6-Zyklen-Stalls.

Kernbeiträge
Die Arbeit detailliert vier primäre Beiträge:

• Erster Hardware-BipBip-Verschlüsseler: Die Rekonstruktion eines 6-Zyklen-pipelinierten Verschlüsseler in VHDL, die gegen die offizielle C++ Referenzimplementierung verifiziert wurde.
• Verschlüsselter Cache-Prototyp: Ein Direct-Mapped-Cache-Controller, der drei BipBip-Instanzen (Datenverschlüsselung, Datenentschlüsselung und Tag-Entschlüsselung) mit einem dokumentierten 64-Bit-zu-(24+40)-Mapping-Schema integriert.
• Pipeline-Overlap-Analyse: Eine Demonstration, dass die Tag-Pfad-Entschlüsselung mit dem Verschlüsseler synchronisiert werden kann, um einen Teil der Schreiblatenz zu verbergen, wodurch die effektive Schreib-Commitment auf 3 Z cycles nach dem Hit reduziert wird.
• FPGA-Evaluierung: Umfassende Synthese- und Implementierungsergebnisse auf Xilinx Artix-7 Geräten, einschließlich Ressourcen-Metriken und Board-Level-Funktionsverifikation.

Ergebnisse
Das Design wurde unter Verwendung von AMD Vivado 2025.2 implementiert und verifiziert sowie auf Xilinx Artix-7 FPGAs (speziell der Nexys A7 Board) getestet.

• Korrektheit: Sowohl der Verschlüsseler- als auch der Dekrypter-Testbench stimmten mit der offiziellen BipBip C++ Referenz bei fünf Verifikationsvektoren überein.
• Latenz: Die pipelinierten Tests bestätigten die erwarteten 6-Zyklen-Verschlüsselung und 3-Zyklen-Entschlüsselung.
• Ressourcennutzung: Auf einem Artix-7 (xc7a35tcpg236-1) nutzte das Design 3.356 Slice LUTs (16,1 % des Geräts), wobei die kryptographische Logik etwa 79 % der LUT-Nutzung beanspruchte. Das Design arbeitet mit 100 MHz in der Simulation und auf der Hardware.
• End-to-End-Verifikation: Board-Level-Tests bestätigten eine erfolgreiche Round-Trip-Verschlüsselung und -Entschlüsselung von Cache-Wörtern und Tags, wobei die entschlüsselten Ausgaben mit den ursprünglichen Plaintext-Eingaben übereinstimmten.

Bedeutung und Ansprüche
Die Autoren positionieren BipBipCache als Machbarkeitsstudie, die zeigt, dass ultra-niedrige Latenz aufweisende Tweakable Block Ciphers mit begrenztem Pipeline-Overhead in eingebettete Cache-Controller integriert werden können. Die Arbeit hebt hervor, dass das Design zwar die kleine Blockgröße von BipBip (24 Bit) eine sorgfältige Abbildung für volle Cache-Wörter erfordert, die resultierende Architektur jedoch die im Cache liegenden Inhalte erfolgreich vor Cold-Boot- und physischen Ausleseangriffen schützt.

Das Paper benennt explizit seine Limitationen:

• Sicherheitsumfang: Es schützt die Vertraulichkeit gegen physisches Auslesen, mildert jedoch keine mikroarchitektonischen Seitenkanäle (welche randomisierte Caches erfordern).
• Integrität: Das System bietet manipulationsbedingte Metadaten (verschlüsselte Tags), bietet jedoch keinen starken Schutz gegen aktive Angreifer durch MACs oder Authentifizierung.
• Kryptographische Margin: Die Autoren räumen ein, dass die theoretische Sicherheitsmarge von BipBip nach Full-Round-Kryptanalyse eng ist und nur 24 Bit pro Wort stark permutiert werden.
• Zukünftige Arbeiten: Die Autoren schlagen zukünftige Richtungen vor, wie den Austausch von Primitiven (z. B. QARMA, MANTIS), den Schutz von Set-Indizes, die Durchführung formaler Seitenkanalanalysen und die Integration des Designs in vollständige SoC-Workloads.

Die Bedeutung der Arbeit liegt in der praktischen Demonstration einer „Confidentiality-First“-Cache-Architektur, die die Beschränkungen von Low-Latency-Embedded-Systemen mit der Notwendigkeit eines hardwarebasierten Datenschutzes in Einklang bringt.