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Separation Logic for Memory Conflict Detection in High-Level Synthesis

Dieses Paper präsentiert ein Framework zur räumlichen Verifizierung auf der LLVM-IR-Ebene, das Separation Logic und SMT-Solver nutzt, um Speicherkonflikte in der High-Level-Synthese zu erkennen und zu verhindern, indem es nicht-affine Array-Zugriffe als polymorphe räumliche Prädikate modelliert und dadurch eine sichere Parallelisierung ermöglicht, ohne die leistungsdegradierenden Überapproximationen konventioneller polyedrischer Methoden zu verwenden.

Ursprüngliche Autoren: Yeonseok Lee

Veröffentlicht 2026-07-09

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CC BY 4.0

Ursprüngliche Autoren: Yeonseok Lee

Originalarbeit lizenziert unter CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Dies ist eine KI-generierte Erklärung des untenstehenden Papers. Sie wurde nicht von den Autoren verfasst oder gebilligt. Für technische Genauigkeit konsultieren Sie das Originalpaper. Vollständigen Haftungsausschluss lesen

Stellen Sie sich vor, Sie sind der Direktor einer geschäftigen Fabrik (der High-Level-Synthesis- oder HLS-Prozess). Ihr Ziel ist es, eine superschnelle Maschine zu bauen, die viele Aufgaben zur exakt gleichen Zeit erledigen kann. Um dies zu erreichen, weisen Sie Ihre Arbeiter an, Aufgaben nicht nacheinander zu erledigen, sondern sie alle gemeinsam in einem einzigen „Taktzyklus“ auszuführen.

Doch es gibt ein großes Problem: Den Speicherengpass (Memory Bottleneck).

Das Problem: Das Lagerhaus mit nur einer Tür

In Ihrer Fabrik müssen alle Arbeiter Teile aus einem riesigen Lagerhaus (dem Speicherbank/Memory Bank) holen. Aber dieses Lagerhaus hat nur eine einzige Tür.

Wenn Arbeiter A und Arbeiter B beide im exakt gleichen Moment versuchen, durch diese einzelne Tür zu gehen, prallen sie zusammen. Dies ist ein Speicherkonflikt (Memory Conflict).
Um dies zu verhindern, sind Ihre alten Sicherheitsregeln (genannt Polyhedral Frameworks) sehr vorsichtig. Wenn die Anweisungen der Arbeiter komplexe Mathematik beinhalten (wie das Dividieren oder Multiplizieren von Zahlen, die sich im laufenden Betrieb ändern, bekannt als nicht-affine Arithmetik), werden die alten Regeln verwirrt.
Da sie nicht beweisen können, dass die Arbeiter nicht zusammenstoßen werden, sagen die alten Regeln: „Lieber auf Nummer sicher gehen. Lasst alle in einer Schlange warten.“ Dies verwandelt Ihre superschnelle parallele Fabrik zurück in eine langsame Einzelfahrspur, was Ihre Geschwindigkeitsgewinne zunichtemacht.

Die Lösung: Die „Separation Logic“-Karte

Dieses Paper führt einen neuen, intelligenteren Weg ein, um Kollisionen zu prüfen, basierend auf einem Konzept namens Separation Logic. Betrachten Sie dies nicht als eine mathematische Gleichung, sondern als eine räumliche Karte des Fabrikbodens.

1. Der „Getelementptr“-Übersetzer
Zuerst übersetzt das System den komplexen Code in einfache, flache Anweisungen (wie ein GPS, das eine einzelne Straßenadresse liefert, anstatt eines komplexen Satzes von Wegbeschreibungen). Es betrachtet die Rohbefehle, die der Computer versteht (LLoma IR), um genau zu sehen, wohin ein Arbeiter versucht zu gehen.

2. Die Regel der „Exklusiven Eigentümerschaft“
Die Separation Logic hat eine goldene Regel: Man kann nicht zwei Mal dasselbe Stück Land besitzen.

Stellen Sie sich vor, das Lagerhaus ist in 4 kleinere Räume (Speicherbanken) unterteilt.
Das System fragt: „Besitzt Arbeiter A Raum 1 und besitzt Arbeiter B Raum 2?“
Wenn die Antwort ja lautet, sind sie sicher. Sie können gleichzeitig hineingehen, da sie sich in unterschiedlichen Räumen befinden.
Die Magie geschieht, wenn beide versuchen, Raum 1 zu beanspruchen. In dieser Logik erzeugt der Versuch zu sagen: „Ich besitze Raum 1“ UND „Ich besitze auch Raum 1“ zur gleichen Zeit einen logischen Widerspruch (einen Absturz in der Logik selbst). Das System erkennt dies sofort als „Unmöglich“ und meldet einen Konflikt.

3. Der „Mathematik-Detektiv“ (SMT Solver)
Das System nutzt einen leistungsstarken Mathematik-Detektiv (einen SMT Oracle), um die Wege der Arbeiter zu prüfen.

Wenn die Mathematik einfach ist: Der Detektiv beweist schnell: „Ja, Arbeiter A geht zu Raum 1, Arbeiter B geht zu Raum 2. Kein Crash!“ Die Fabrik läuft parallel.
Wenn die Mathematik zu seltsam ist (unentscheidbar): Manchmal beinhalten die Wege der Arbeiter eine Mathematik, die so komplex ist, dass der Detektiv sie nicht rechtzeitig lösen kann.
- Altes System: Würde vermuten „Vielleicht krachen sie zusammen“ und eine Schlange erzwingen.
- Dieses System: Gibt zu: „Ich kann nicht beweisen, dass es sicher ist.“ Es löst dann einen Safe Fallback (Sicheren Rückfallmodus) aus. Es sagt: „Da ich nicht beweisen kann, dass es sicher ist, werde ich sie nacheinander arbeiten lassen.“ Dies stellt sicher, dass die Maschine niemals tatsächlich abstürzt, selbst wenn sie etwas langsamer ist, als sie sein könnte.

Das Ergebnis: Eine sicherere, schnellere Fabrik
Durch die Verwendung dieses „räumlichen Karten“-Ansatzes behauptet das Paper, dass es:

Nicht mehr rät: Es nimmt nicht einfach an, dass alles gefährlich ist, nur weil die Mathematik schwierig ist. Es versucht zu beweisen, welche Räume genau sicher zusammen genutzt werden können.
Unsichtbare Kollisionen abfängt: Es fängt Konflikte ab, die die alten „Warteschlangen“-Regeln übersehen hätten, wodurch mehr Arbeiter parallel arbeiten können.
Sicherheit garantiert: Wenn die Mathematik zu schwer zu lösen ist, wechselt es in einen sicheren, langsamen Modus. Es verspricht, dass die fertige Maschine (die Hardware) niemals zwei Arbeiter haben wird, die gleichzeitig durch dieselbe Tür gehen wollen.

Kurz gesagt: Dieses Paper ersetzt eine vorsichtige „Gehe vom Schlimmsten aus“-Sicherheitsregel durch ein intelligentes, kartenbasiertes System, das versucht zu beweisen, dass Arbeiter sicher zusammenarbeiten können. Wenn es das nicht beweisen kann, zwingt es sie zum Warten, was sicherstellt, dass die fertige Hardware perfekt kollisionsfrei ist.

Technisches Resümee: Separation Logic zur Erkennung von Speicherkonflikten in der High-Level-Synthese

Problemstellung

Die High-Level-Synthese (HLS) beschleunigt die Hardwareentwicklung, indem sie C/C++-Code in Register Transfer Level (RTL)-Designs übersetzt, wobei Loop Unrolling und Array-Partitionierung genutzt werden, um die Parallelität zu maximieren. Eine kritische Engstelle entsteht jedoch bei der Planung gleichzeitiger Speicherzugriffe, die nicht-affine Arithmetik (z. B. symbolische Multiplikation, Division oder Modulo-Operationen) beinhalten.

Traditionelle HLS-Frameworks verlassen sich auf das polyedrische Modell zur Abhängigkeitsanalyse. Dieser geometrische Ansatz setzt voraus, dass Schleifenggrenzen und Array-Zugriffsfunktionen affin sind (lineare Kombinationen von Schleifenvariablen). Beim Auftreten nicht-affiner Indizes überapproximieren polyedrische Solver Abhängigkeiten systematisch, um die Sicherheit zu gewährleisten. Dies erzwingt einen konservativen Fallback: Die Annahme, dass alle Speicheranweisungen voneinander abhängen, was zu einer monolithischen Heap-Allokation und der Serialisierung von Operationen führt, die ansonsten parallel ablaufen könnten. Diese künstliche Serialisierung verschlechtert den Hardware-Durchsatz und die Effizienz. Darüber hinaus erfordern bestehende dynamische Techniken oft Laufzeitprüfungen oder spezialisierte Controller, was zusätzlichen Overhead verursacht.

Methodik

Das Paper schlägt ein räumliches Verifizierungsframework vor, das direkt auf der LLVM Intermediate Representation (IR) operiert, um Speicherkonflikte zu erkennen, ohne sich auf affine geometrische Nebenbedingungen zu verlassen. Die Kernmethodik integriert Separation Logic (SL) mit Satisfiability Modulo Theories (SMT) Solving.

1. Räumliche Modellierung auf LLVM-IR-Ebene

Im Gegensatz zu bisherigen Ansätzen, die C/C++ Abstract Syntax Trees (ASTs) analysieren, operiert dieses Framework auf der LLVM IR. Es nutzt die getelementptr (GEP)-Instruktion, mit der der Compiler mehrdimensionale Array-Indizes mechanisch in 1D-Arithmetikausdrücke flacht.

Dual-State-Architektur: Das Framework modelliert den Systemzustand mithilfe zweier distinkter Komponenten:
- Monotonischer Store ( $s$ ): Bildet unveränderliche Static Single Assignment (SSA) virtuelle Register auf Werte ab. Aufgrund von SSA werden Register nie überschrieben, was die Zustandsverfolgung vereinfacht.
- Spatial Heap ( $h$ ): Bildet physische Speicheradressen (eine Teilmenge von Werten) auf Daten ab, welche die On-Chip-SRAM-Banks repräsentieren.
Polymorphe Bank-Prädikate: Das Framework definiert räumliche Prädikate bank(k, A, N), die den exklusiven Besitz der $k$ -ten Speicherbank für das Array $A$ , das in $N$ Banks unterteilt ist, behaupten. Diese Prädikate passen sich dynamisch basierend auf der extrahierten Partitionierungsstrategie (Cyclic, Block oder Complete) aus den LLVM-Metadaten an.

2. Die Conflict-Free Unrolling (CFU) Bedingung

Um zu verifizieren, dass $U$ unrolled Schleifendurchläufe gleichzeitig ohne strukturelle Hazards ausgeführt werden können, formuliert das Framework die Conflict-Free Unrolling (CFU) Bedingung.

Separierende Konjunktion ( $\ast$ ): Der Kern der Verifizierung ist die iterierte separierende Konjunktion:
$cfu(E, A, N) \triangleq \ast_{i=1}^{U} bank(B(expr_i, N), A, N)$
Dies setzt voraus, dass die $U$ gleichzeitigen Speicherzugriffe $U$ streng disjunkte physische Speicherregionen besitzen müssen.
Räumlicher Kollaps (Spatial Collapse): Ein fundamentales Axiom der Separation Logic ist, dass eine Ressource nicht disjunkt von sich selbst besessen werden kann ( $P \ast P \implies \bot$ ). Wenn zwei gleichzeitige Iterationen dieselbe physische Bank $k$ ansteuern, versucht die räumliche Formel $bank(k) \ast bank(k)$ zu evaluieren, was logisch zu einem Widerspruch ( $\bot$ ) kollabiert. Dieser Kollaps dient als mathematische Detektion eines Speicherkonflikts.

3. Übersetzung zu SMT und Fallback

Um die räumliche Logik berechenbar zu machen, verwendet das Framework eine Translationsfunktion $T$ , die die räumliche Disjunktheit in eine Matrix von paarweisen Ungleichheiten über SSA-Variablen reduziert.

Verifikationsbedingung (VC): Die räumliche Anforderung wird in eine Prädikatenlogik-Formel übersetzt:
$\pi \implies \bigwedge_{1 \le i < j \le U} (k_i \neq k_j)$
wobei $\pi$ die Pfadbedingung und $k_i$ die symbolischen Bank-Indizes sind.
SMT-Oracle: Ein SMT-Solver (z. B. Z3) versucht, die VC zu beweisen.
- Sat (Satisfiable): Die Indizes sind nachweislich verschieden; die parallele Synthese fährt fort.
- Unsat/Unknown/Timeout: Wenn der Solver die Disjunktheit nicht beweisen kann (aufgrund unentscheidbarer nicht-linearer Arithmetik), triggert das Framework einen deterministischen sequentiellen Fallback. Es nimmt an, dass ein Hazard existiert, und serialisiert die Operationen mittels Multiplexer-gesteuerter Stall-Logik, um die physische Sicherheit zu garantieren.

Zentrale Beiträge

Formales Hardware-Speichermodell: Das Paper etabliert ein statisches Speicherframework über LLVM IR, das mehrdimensionale Array-Indizes via GEP-Instruktionen abstrahiert und sie an polymorphe räumliche Prädikate bindet, welche Cyclic, Block und Complete Partitionierung handhaben.
Conflict-Free Unrolling (CFU) Bedingung: Eine definitive räumliche Ausführungsanforderung wird unter Verwendung iterierter separierender Konjunktion formuliert. Sie erkennt physische Bank-Hazards durch automatischen räumlichen Logikkollaps ( $cfu \implies \bot$ ) statt durch geometrische Überapproximation.
Automatisierte SMT-Translation und Fallback: Eine mathematisch fundierte Translationsfunktion reduziert räumliche Propositionen zu paarweisen Ungleichheiten über unveränderliche SSA-Register. Entscheidend ist, dass es ein konservatives sequentielles Fallback-Modell enthält, um absolute Sicherheit zu gewährleisten, wenn nicht-lineare Ganzzahlarithmetik unentscheidbar ist.
Theorem der Korrektheit (Soundness): Das Paper beweist, dass, falls die algebraische Verifikationsbedingung durch den SMT-Solver validiert wird, das resultierende synthetisierte RTL strukturell immun gegen Speicherbank-Kollisionen ist.

Ergebnisse und Bedeutung

Das Paper behauptet, die Lücke zwischen der Theorie der formalen Separation Logic und der praktischen Hardware-Synthese zu schließen. Durch die Verlagerung der Verifizierungslast von geometrischen Polyeder-Modellen hin zu algebraischem SMT-Solving über LLVM IR:

Minimiert es konservative Serialisierung: Es vermeidet den "sicheren, aber langsamen" Fallback traditioneller Werkzeuge beim Auftreten nicht-affiner Indizes, sofern der SMT-Solver die algebraischen Bedingungen auflösen kann.
Gewährleistet strukturelle Sicherheit: Durch den Mechanismus des "Spatial Collapse" und den konservativen Fallback garantiert das Framework, dass keine synthetisierte Hardware unter strukturellen Speicher-Kollisionen leiden wird, selbst bei unentscheidbarer Arithmetik.
Umgeht affine Limitationen: Es löst komplexe Bank-Mapping-Abhängigkeiten ohne die Notwendigkeit linearer geometrischer Grenzen oder der Generierung von zusätzlichem Runtime-State-Machine-Overhead.

Die Bedeutung liegt darin, ein rigoroses, algebraisches Alternativmodell zum polyedrischen Modell für die HLS-Planung bereitzustellen, welches eine höhere Parallelität in Designs mit nicht-affinen Speicherzugriffsmustern ermöglicht und gleichzeitig die für die Hardware-Generierung erforderlichen Sicherheitsgarantien aufrechterhält. Die Autoren merken an, dass zukünftige Arbeiten eine Implementierung als benutzerdefinierter LLVM-Pass vorsehen und die Nutzung von "Fractional Permissions" zur Optimierung von Read-Only-Parallelzugriffen untersuchen werden.