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Este trabajo presenta ChatNeuroSim, un marco de agentes basado en modelos de lenguaje grande que automatiza el despliegue y la optimización de aceleradores de memoria en cómputo (CIM) mediante la gestión integral del flujo de trabajo y una técnica de poda del espacio de diseño que reduce significativamente el tiempo de ejecución en comparación con los métodos tradicionales.
Este estudio realiza un análisis sistemático de la sensibilidad de la inferencia en formatos de punto flotante de 4 bits (MXFP4 y NVFP4) en modelos Qwen2.5 de distintas escalas, revelando que las capas de proyección del MLP son las más críticas y que la sensibilidad no se limita exclusivamente a los bloques finales del modelo.
El artículo presenta bsort, un algoritmo de ordenamiento no basado en comparaciones para enteros y números de punto flotante que unifica estos casos mediante una derivación del quicksort binario, logrando un tiempo de ejecución asintótico de y un espacio auxiliar de , con un rendimiento competitivo en datos de tamaño de palabra pequeño.
El artículo introduce la desigualdad , un criterio que demuestra cómo la fragmentación de la reutilización de memoria en los modelos de Mezcla de Expertos (MoE) genera una doble penalización en la inferencia de contexto largo, volviéndolos estructuralmente menos eficientes que sus contrapartes densas de calidad equivalente.
El marco EPIC aborda los desafíos de la implementación centralizada del aprendizaje automático científico en entornos distribuidos mediante un enfoque de codificación local ligera y decodificación consciente de la física, logrando reducciones significativas en la latencia y el consumo de energía mientras mejora la fidelidad de reconstrucción en tareas como la inversión de onda completa.
Este trabajo propone un marco de aprendizaje efectivo para representaciones de netlistas que supera la escasez de datos etiquetados al utilizar RTL imperfecto generado por modelos de lenguaje grande, demostrando que sus patrones estructurales preservados permiten entrenar modelos que generalizan bien a diseños reales y superan a los métodos existentes.
El artículo presenta DendroNN, una red neuronal bioinspirada que utiliza mecanismos de detección de secuencias en dendritas y un proceso de reconfiguración sin gradientes para clasificar datos basados en eventos con alta eficiencia energética, superando a las arquitecturas neuromórficas actuales en tareas de series temporales.
El artículo presenta TrainDeeploy, un marco que habilita la primera canalización completa de entrenamiento y ajuste fino en el dispositivo para modelos Transformer y CNN en chips de ultra bajo consumo, logrando una adaptación eficiente en el extremo mediante estrategias como LoRA que reducen significativamente el uso de memoria y el volumen de transferencia de datos.
El trabajo presenta Nemo, un diseño de caché optimizado para dispositivos flash log-estructurados que reduce la amplificación de escritura a nivel de aplicación mediante el aumento de colisiones de hash para mejorar la tasa de llenado de conjuntos, al tiempo que mantiene una alta eficiencia de memoria y una baja tasa de fallos gracias a un mecanismo de indexación basado en filtros de Bloom y un seguimiento híbrido de popularidad.
El artículo presenta HaLoRA, un método de adaptación de bajo rango consciente del hardware que combina arquitecturas de memoria de computación híbrida (RRAM para pesos preentrenados y SRAM para ramas LoRA) con una pérdida de entrenamiento específica para mitigar el ruido de la RRAM, logrando una reducción del 97% en el consumo energético y mejoras significativas en el rendimiento en tareas de razonamiento.
El artículo presenta HDLxGraph, un marco innovador que integra la estructura gráfica de los lenguajes de descripción de hardware (HDL) con la generación aumentada por recuperación (RAG) para superar las limitaciones de los métodos actuales en proyectos complejos, complementado con el nuevo conjunto de datos de referencia HDLSearch.
Este artículo presenta códigos de hipercubo múltiple optimizados que, mediante el uso de códigos base más pequeños y codificadores tolerantes a fallos eficientes, logran tasas de error lógico inferiores y una reducción del 60% en la sobrecarga, facilitando así la realización experimental temprana de la computación cuántica tolerante a fallos de alta tasa.
Este trabajo presenta una arquitectura de inferencia de CNN continua y consciente de la tasa de datos para FPGAs que maximiza la utilización del hardware mediante el entrelazado de señales y el uso compartido de unidades, permitiendo implementar redes complejas como MobileNet en un solo dispositivo con alto rendimiento.
El paper presenta Orion, el primer sistema de extremo a extremo que habilita el entrenamiento y la inferencia de modelos de lenguaje grandes directamente en el Neural Engine de Apple mediante el uso de APIs privadas, superando las limitaciones de CoreML y logrando una aceleración significativa en el entrenamiento al optimizar la actualización de pesos sin recompilación completa.
El artículo presenta Space-Control, un diseño hardware-software que cierra la brecha de seguridad en la memoria desagregada basada en CXL mediante el aislamiento a nivel de proceso con un bajo sobrecosto de rendimiento del 3,3%.
El artículo presenta Mozart, un marco de co-diseño algoritmo-hardware que optimiza el entrenamiento de modelos de lenguaje grandes basados en mezclas de expertos (MoE) mediante estrategias de asignación de expertos y programación de tokens, adaptados específicamente a arquitecturas de chiplets en oblea de 3.5D para resolver problemas de localidad de memoria y sobrecarga de comunicación.
Este artículo presenta un método de detección de interferencias para redes 5G basado en la Máquina Tsetlin Convolucional (CTM) que, al operar directamente sobre señales de sincronización, ofrece una solución interpretable y eficiente en hardware con un entrenamiento 9,5 veces más rápido y un uso de memoria 14 veces menor que las redes neuronales convolucionales, validada experimentalmente en un entorno de prueba real y proyectada para su implementación en FPGAs.
Este artículo presenta un nuevo acelerador basado en fotónica de silicio para modelos de difusión que, según evaluaciones experimentales, mejora la eficiencia energética en al menos un 3x y el rendimiento en 5,5x en comparación con los aceleradores electrónicos más avanzados.
Esta tesis doctoral propone superar el cuello de botella de la memoria mediante técnicas microarquitectónicas que pasan de ser ajenas a los datos a ser informadas por ellos, utilizando aprendizaje automático y características semánticas de los datos para optimizar significativamente el rendimiento y la eficiencia energética de los procesadores.
ConnChecker es una herramienta automatizada basada en grafos que acelera el análisis de causa raíz en la verificación de conectividad formal de SoCs, reduciendo hasta un 80% el tiempo de depuración mediante la categorización automática de contraejemplos y la localización de fallos.