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El marco \textsc{GOMA} propone un modelo analítico basado en abstracción geométrica para obtener automáticamente mapeos óptimos globalmente en aceleradores espaciales, mejorando significativamente la eficiencia energética y reduciendo el tiempo de búsqueda en comparación con los métodos actuales.
Este artículo presenta un método de estimación de pose humana basado en ondas milimétricas que, al aprovechar principios físicos para el preprocesamiento de datos en lugar de depender de módulos puramente impulsados por datos, logra una mayor eficiencia computacional y precisión, permitiendo su implementación en tiempo real en dispositivos de bajo costo como Raspberry Pi.
Este trabajo presenta una arquitectura de capacidades novedosa que, mediante la implementación en FPGA y un sistema operativo en tiempo real basado en Zephyr, logra la seguridad de dispositivos embebidos sin un núcleo de confianza de software en tiempo de ejecución, aislando completamente todos los subsistemas y periféricos no confiables sin requerir cambios en el hardware.
El artículo propone un marco de dos niveles gestionado por un sistema operativo cuántico que trata a los decodificadores como aceleradores compartidos para abordar la fluctuación impredecible de la demanda de corrección de errores, logrando una reducción del 10-40% en los requisitos de hardware y facilitando así la viabilidad práctica de la computación cuántica tolerante a fallos.
Este documento presenta una visión impulsada por la comunidad para identificar y priorizar oportunidades de investigación y desarrollo en sistemas de aprendizaje automático basados en hardware, integrando tecnologías emergentes como la computación cuántica y de borde, con el fin de abordar los desafíos de adquisición y procesamiento de datos en la próxima generación de experimentos de física de partículas.
El artículo presenta RedFuser, un marco automático que fusiona operaciones de reducción en cascada en un único bucle mediante un método teórico formal, logrando aceleraciones de 2 a 5 veces en comparación con los compiladores de IA más avanzados y igualando el rendimiento de los kernels escritos a mano.
Este artículo presenta *dmaplane*, un módulo del kernel de Linux que orquesta la gestión de buffers de nivel de kernel mediante un UAPI estable, canales de comandos basados en anillos y soporte RDMA para optimizar las rutas de datos de IA, habilitando inferencia desintegrada de extremo a extremo y mejorando el rendimiento en operaciones de transferencia de memoria entre dispositivos y nodos NUMA.
Este estudio presenta una evaluación exhaustiva de la inferencia de LLMs en GPUs AMD Instinct MI325X, demostrando que la optimización consciente de la arquitectura es crucial para maximizar el rendimiento, revelando que modelos con diferentes diseños (como MoE+MLA frente a Dense+GQA) requieren configuraciones específicas de vLLM y AITER para alcanzar un alto rendimiento y fiabilidad en cargas de trabajo de texto y visión.
El artículo presenta HTM-EAR, un sistema de memoria jerárquica que combina almacenamiento de trabajo basado en HNSW y almacenamiento de archivo con enrutamiento híbrido y reordenamiento, logrando preservar la precisión de consultas activas y gestionar eficazmente el olvido controlado bajo condiciones de saturación extrema, superando significativamente a estrategias tradicionales como LRU.
Este artículo de posición enmarca la memoria de los sistemas multiagente como un problema de arquitectura informática, proponiendo una jerarquía de tres capas y destacando la consistencia de la memoria como el desafío crítico más urgente para garantizar sistemas escalables y fiables.
Este artículo propone utilizar un pool de memoria CXL para almacenar la memoria condicional de engramas en modelos de lenguaje grandes, integrándolo en SGLang para lograr un rendimiento cercano al de la DRAM y ofrecer una solución de almacenamiento escalable y rentable sin comprometer la inferencia.
El artículo propone un paradigma de "dispersión suave" basado en un proxy de bits significativos más altos integrado en una instrucción RISC-V personalizada que, al omitir multiplicaciones insignificantes, reduce drásticamente las operaciones MAC y el consumo de energía en redes neuronales convolucionales sin pérdida de precisión, superando significativamente a los métodos tradicionales de dispersión rígida.
Este artículo presenta la cuantización no lineal BS-KMQ, un método que suprime valores atípicos en los bordes para reducir los requisitos de resolución de los convertidores analógico-digitales en la computación en memoria, logrando mejoras significativas en precisión, área y eficiencia energética en comparación con técnicas existentes.
Este artículo presenta un diseño eficiente y pipeline en FPGA para el módulo de búsqueda de vectores de desplazamiento de la herramienta de Copia de Patrón Intrínseco (IPC) en JPEG XS, logrando un alto rendimiento y bajo consumo energético que facilita su implementación práctica en hardware.
Este artículo presenta una arquitectura de referencia y una hoja de ruta para los sistemas de supercomputación centrada en la cuántica (QCSC), los cuales integran unidades de procesamiento cuántico, GPU y CPU en una infraestructura co-diseñada para superar las limitaciones actuales de orquestación manual y acelerar el descubrimiento de algoritmos híbridos en aplicaciones como la química y la ciencia de materiales.
Este artículo deriva estimaciones teóricas del límite inferior de energía por solución para optimizadores neuromórficos de aprendizaje en memoria, basadas en la termodinámica fuera del equilibrio y aplicables a cargas de trabajo de IA a gran escala.
Este trabajo presenta "Linear Layouts", un enfoque novedoso que modela la disposición de tensores mediante álgebra lineal sobre para generar código eficiente, permitir conversiones genéricas entre layouts y reducir la complejidad en compiladores como Triton.
Este trabajo presenta una máquina de Ising basada en SRAM de computación en memoria digital que reformula la verificación de robustez de redes neuronales binarias como un problema de optimización binaria sin restricciones, logrando una aceleración de 178 veces y una mejora de eficiencia energética de 1538 veces al utilizar soluciones imperfectas para detectar perturbaciones adversarias.
El paper presenta LUMINA, un marco de exploración de arquitecturas de GPU impulsado por modelos de lenguaje grande (LLM) que utiliza análisis de cuellos de botella para identificar diseños superiores a la A100 de manera eficiente, logrando una eficiencia de exploración 17,5 veces mayor y resultados de diseño un 32,9% mejores que los enfoques basados en aprendizaje automático.
Este trabajo presenta un acelerador en FPGA que elimina el cuello de botella de memoria en la decodificación de Gated DeltaNet (GDN) al mantener el estado recurrente persistente en la memoria BRAM on-chip, logrando una velocidad 4.5 veces superior y una eficiencia energética 60 veces mayor que una GPU NVIDIA H100.