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An Integrated Failure and Threat Mode and Effect Analysis (FTMEA) Framework with Quantified Cross-Domain Correlation Factors for Automotive Semiconductors

Este artículo presenta un marco integrado de Análisis de Modos y Efectos de Fallos y Amenazas (FTMEA) para semiconductores automotrices que cuantifica las correlaciones entre seguridad funcional y ciberseguridad mediante factores de correlación interdominio, permitiendo una priorización de riesgos más precisa y una mitigación efectiva de vulnerabilidades conjuntas.

Antonino Armato, Marzana Khatun, Sebastian FischerMon, 09 Ma💻 cs

Unifying Logical and Physical Layout Representations via Heterogeneous Graphs for Circuit Congestion Prediction

El artículo presenta VeriHGN, un marco de verificación basado en grafos heterogéneos que unifica la representación lógica y física de circuitos VLSI para mejorar la precisión en la predicción temprana de congestión, superando a los métodos actuales en benchmarks industriales.

Runbang Hu, Bo Fang, Bingzhe Li, Yuede JiFri, 13 Ma🤖 cs.AI

FPGA-Enabled Machine Learning Applications in Earth Observation: A Systematic Review

Esta revisión sistemática, que sigue las directrices PRISMA 2020, analiza 68 experimentos sobre el despliegue de modelos de aprendizaje automático en FPGAs para aplicaciones de observación terrestre, introduciendo dos taxonomías para optimizar arquitecturas y estrategias de implementación en el contexto de las nuevas tecnologías de UAV y la era NewSpace.

Cédric Léonard, Dirk Stober, Martin Schulz2026-03-06💻 cs

HDLFORGE: A Two-Stage Multi-Agent Framework for Efficient Verilog Code Generation with Adaptive Model Escalation

HDLFORGE es un marco de trabajo multiagente de dos etapas que optimiza la generación de código Verilog equilibrando velocidad y precisión mediante la escalada adaptativa a modelos más potentes solo cuando es necesario y el uso de un agente formal guiado por contraejemplos para la depuración eficiente.

Armin Abdollahi, Saeid Shokoufa, Negin Ashrafi + 2 more2026-03-06💻 cs

Hardware-Software Co-design for 3D-DRAM-based LLM Serving Accelerator

El artículo presenta Helios, un acelerador de hardware y software basado en DRAM 3D y unión híbrida que optimiza la atención distribuida y la gestión dinámica de la caché KV para lograr mejoras significativas en la velocidad y eficiencia energética del servicio de modelos de lenguaje grande (LLM) en comparación con diseños existentes.

Cong Li, Yihan Yin, Chenhao Xue + 7 more2026-03-06💻 cs

VMXDOTP: A RISC-V Vector ISA Extension for Efficient Microscaling (MX) Format Acceleration

Este artículo presenta VMXDOTP, una extensión de la arquitectura de conjunto de instrucciones RISC-V Vectorial diseñada para acelerar eficientemente el formato de microescalado (MX) mediante un clúster de elementos de procesamiento vectorial que logra un alto rendimiento y eficiencia energética al superar las limitaciones de las implementaciones de software y motores MX anteriores.

Max Wipfli, Gamze İslamoğlu, Navaneeth Kunhi Purayil + 2 more2026-03-06💻 cs

MCEL: Margin-Based Cross-Entropy Loss for Error-Tolerant Quantized Neural Networks

Este trabajo propone la función de pérdida MCEL, un método eficiente y escalable que mejora la tolerancia a errores de bits en redes neuronales cuantizadas mediante la promoción de márgenes de clasificación en la capa de salida, ofreciendo una alternativa viable a la costosa inyección de errores durante el entrenamiento.

Mikail Yayla, Akash Kumar2026-03-06🤖 cs.LG

AI+HW 2035: Shaping the Next Decade

Esta visión presenta una hoja de ruta de diez años para el diseño conjunto de inteligencia artificial y hardware, proponiendo una estrategia coordinada que priorice la eficiencia energética, la integración sistémica y la sostenibilidad para lograr avances exponenciales en la próxima década.

Deming Chen, Jason Cong, Azalia Mirhoseini + 27 more2026-03-06🤖 cs.AI

Network Design for Wafer-Scale Systems with Wafer-on-Wafer Hybrid Bonding

Este artículo propone cuatro estrategias de colocación de retículos para sistemas de escala de oblea con unión híbrida oblea-sobre-oblea que optimizan la topología de red y logran mejoras significativas en el rendimiento, la latencia y la eficiencia energética en comparación con una malla bidimensional básica.

Patrick Iff, Tommaso Bonato, Maciej Besta + 2 more2026-03-06💻 cs

NL2GDS: LLM-aided interface for Open Source Chip Design

El artículo presenta NL2GDS, un marco innovador que utiliza modelos de lenguaje grandes para convertir descripciones de hardware en lenguaje natural directamente en diseños RTL y layouts GDSII optimizados mediante el flujo de código abierto OpenLane, logrando reducciones significativas en área, retardo y consumo de energía.

Max Eland, Jeyan Thiyagalingam, Dinesh Pamunuwa + 1 more2026-03-06💻 cs

ChipletPart: Cost-Aware Partitioning for 2.5D Systems

El artículo presenta ChipletPart, una herramienta de particionamiento impulsada por costos para sistemas 2.5D que integra modelos de costo, algoritmos genéticos y recocido simulado para optimizar la asignación de tecnologías heterogéneas y reducir significativamente los costos de fabricación en comparación con soluciones existentes.

Alexander Graening, Puneet Gupta, Andrew B. Kahng + 2 more2026-03-05💻 cs

Formal that "Floats" High: Formal Verification of Floating Point Arithmetic

Este artículo presenta una metodología escalable para la verificación formal de la aritmética de punto flotante que, mediante un enfoque modular de comprobación de modelos RTL-a-RTL, estrategias de refinamiento guiadas por contraejemplos y la integración de inteligencia artificial generativa con supervisión humana, logra una mayor eficiencia de cobertura y reduce la dependencia de modelos de alto nivel.

Hansa Mohanty, Vaisakh Naduvodi Viswambharan, Deepak Narayan Gadde2026-03-05🤖 cs.AI

Lyra: A Hardware-Accelerated RISC-V Verification Framework with Generative Model-Based Processor Fuzzing

El artículo presenta Lyra, un marco de verificación heterogéneo para RISC-V que combina la aceleración por hardware en FPGA con un modelo generativo especializado (LyraGen) para producir estímulos semánticamente ricos, logrando una cobertura significativamente mayor y una aceleración de la verificación de hasta 3343 veces en comparación con los fuzzers de software tradicionales.

Juncheng Huo, Yunfan Gao, Xinxin Liu + 4 more2026-03-05💻 cs

Arapai: An Offline-First AI Chatbot Architecture for Low-Connectivity Educational Environments

Este artículo presenta Arapai, una arquitectura de chatbot educativo con enfoque offline que ejecuta modelos de lenguaje cuantizados localmente en hardware limitado para ofrecer aprendizaje personalizado y reducir la brecha digital en entornos con conectividad restringida.

Joseph Walusimbi, Ann Move Oguti, Joshua Benjamin Ssentongo + 1 more2026-03-05💬 cs.CL

When Small Variations Become Big Failures: Reliability Challenges in Compute-in-Memory Neural Accelerators

Esta presentación aborda los desafíos de fiabilidad en los aceleradores neuronales de computación en memoria (CiM), demostrando cómo pequeñas variaciones de los dispositivos pueden causar fallos catastróficos y proponiendo soluciones de co-diseño transversal, como el mecanismo de escritura selectiva SWIM y técnicas de entrenamiento con ruido, para garantizar un despliegue robusto y seguro en aplicaciones críticas.

Yifan Qin, Jiahao Zheng, Zheyu Yan + 3 more2026-03-05🤖 cs.LG

Joint Hardware-Workload Co-Optimization for In-Memory Computing Accelerators

Este trabajo presenta un marco de co-optimización conjunta de hardware y carga de trabajo basado en un algoritmo evolutivo mejorado para diseñar arquitecturas de aceleradores de computación en memoria (IMC) generalizadas que reducen significativamente la brecha de rendimiento frente a diseños específicos de carga de trabajo, logrando disminuciones de hasta un 95,5% en el producto energía-retardo-área (EDAP) al optimizar para múltiples modelos neuronales.

Olga Krestinskaya, Mohammed E. Fouda, Ahmed Eltawil + 1 more2026-03-05🤖 cs.AI

Efficient Image Reconstruction Architecture for Neutral Atom Quantum Computing

Este trabajo propone un acelerador de reconstrucción de imágenes basado en FPGA para la detección de átomos en computadoras cuánticas de átomos neutros, logrando una reducción significativa en el tiempo de procesamiento mediante una arquitectura paralela optimizada que supera hasta 34.9 veces el rendimiento de las implementaciones en CPU.

Jonas Winklmann, Yian Yu, Xiaorang Guo + 2 more2026-03-03⚛️ quant-ph

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