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Veri-Sure: A Contract-Aware Multi-Agent Framework with Temporal Tracing and Formal Verification for Correct RTL Code Generation

Veri-Sure es un marco de trabajo multi-agente consciente de contratos que asegura la corrección de RTL de grado de silicio mediante la alineación de la intención de los agentes a través de contratos de diseño, la realización de reparaciones localizadas precisas mediante el segmentado de dependencias estáticas y la validación de salidas a través de un pipeline híbrido de análisis temporal basado en trazas y verificación formal, todo ello evaluado en el recién introducido benchmark de grado industrial VerilogEval-v2-EXT.

Autores originales: Jiale Liu, Taiyu Zhou, Tianqi Jiang

Publicado 2026-01-28

📖 5 min de lectura🧠 Análisis profundo

CC BY 4.0

Autores originales: Jiale Liu, Taiyu Zhou, Tianqi Jiang

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina que estás intentando construir una máquina compleja y de alta velocidad (como un robot futurista) basándote en un conjunto de instrucciones escritas en inglés sencillo. Le pides a una IA superinteligente que traduzca esas instrucciones en los planos reales (el código) para la máquina.

El problema es que la IA es excelente escribiendo frases, pero a menudo comete errores diminutos e invisibles en los planos que solo aparecen cuando la máquina comienza a funcionar a plena velocidad. En el mundo real del diseño de chips, estos errores son costosos: pueden costar millones de dólares arreglarlos una vez que el chip ha sido fabricado.

Este artículo presenta VERI-SURE, un nuevo "equipo de expertos de IA" diseñado para corregir estos errores antes de que el chip sea construido. Así es como funciona, utilizando analogías sencillas:

1. El Problema: El "Teléfono Descompuesto" y el "Punto Ciego"

Cuando le pides a una sola IA que escriba código, dos cosas salen mal:

El Teléfono Descompuesto: Si le pides a la IA que corrija un error, podría malinterpretar tu objetivo original. Cambia el código para arreglar una cosa, pero accidentalmente rompe la intención original.
El Punto Ciego: La IA suele comprobar su trabajo ejecutando una simulación (una prueba de conducción). Pero, al igual que una prueba de conducción puede pasar por alto una falla poco común del motor que solo ocurre en un camino específico y con baches, la simulación suele pasar por alto errores de tiempo complicados que solo ocurren en el mundo real.

2. La Solución: Un Equipo de Construcción Especializado

En lugar de que una sola IA lo haga todo, VERI-SURE establece un equipo de construcción donde cada miembro tiene un trabajo específico. Todos se ponen de acuerdo en un "Contrato de Diseño" primero.

El Arquitecto (El Creador del Contrato): Antes de que nadie escriba una sola línea de código, este agente traduce tus desordenadas instrucciones en inglés en un "contrato" matemático estricto. Define exactamente cómo debe comportarse la máquina, qué hacen los botones y qué tan rápido debe funcionar. Esto asegura que todos en el equipo estén leyendo el mismo mapa.
El Programador (El Constructor): Este agente escribe los planos reales (el código) basándose estrictamente en el contrato.
El Verificador (El Inspector de Seguridad): Este agente realiza la prueba de conducción (simulación). Si la máquina falla, no se limita a decir "Se rompió". Observa los datos del accidente.

3. El Truco de Magia: "Reparación Quirúrgica" vs. "Demolición"

Cuando la prueba de conducción falla, los sistemas de IA más antiguos suelen entrar en pánico e intentan demoler todo el edificio y empezar de nuevo. Esto es arriesgado porque podrían olvidar cómo construir las paredes correctamente.

VERI-SURE utiliza la Reparación Quirúrgica:

El Detective (Análisis de Trazas): Observa los datos de la "caja negra" (formas de onda) para encontrar el segundo exacto en que la máquina falló.
El Cirujano (Segmentación de Dependencias): En lugar de adivinar, rastrea los cables para encontrar el bloque exacto de código que causa el problema. Aísla esa pieza diminuta.
El Parche: La IA solo reescribe ese pequeño bloque roto. El resto de la máquina permanece exactamente igual. Esto evita el "Teléfono Descompuesto" donde arreglar una cosa rompe otra.

4. El Súper-Chequeo: "Prueba Matemática" vs. "Prueba de Conducción"

A veces, una prueba de conducción no es suficiente para demostrar que una máquina es segura.

El Asertor (El Aplicador de Reglas): Este agente comprueba si la máquina sigue las reglas del tiempo (por ejemplo, "¿Se encendió la luz exactamente cuando se presionó el botón?").
El Probador Booleano (El Mago Matemático): Para las partes lógicas, este agente no solo realiza pruebas; utiliza demostraciones matemáticas para garantizar que el código no puede estar equivocado, sin importar qué entradas reciba. Es como demostrar que un puente nunca colapsará usando ecuaciones de física, en lugar de simplemente pasar un coche sobre él una vez.

5. La Nueva Pista de Pruebas: "El Circuito de Obstáculos Más Difícil"

Para demostrar que su equipo es el mejor, los autores construyeron un circuito de obstáculos nuevo y más difícil llamado VERILOGEVAL-V2-EXT.

Las pruebas antiguas eran como conducir en un estacionamiento (tareas fáciles y cortas).
La nueva prueba incluye conducir a través de una tormenta, navegar por un laberinto y manejar carga pesada (tareas de grado industrial como protocolos de comunicación complejos y control de memoria).

El Resultado

Cuando pusieron a su equipo (VERI-SURE) en este nuevo y difícil circuito de obstáculos:

Las IA independientes (los genios solitarios) completaron correctamente aproximadamente el 76% de las tareas.
Los antiguos equipos de IA (sin reparación quirúrgica ni pruebas matemáticas) tuvieron dificultades con las tareas más difíciles.
VERI-SURE logró un 93% de éxito, incluso en las tareas más difíciles y complejas.

En resumen: VERI-SURE no solo pide a una IA que "escriba código". Crea un equipo disciplinado que acuerda un plan, arregla solo las partes rotas mediante cirugía y utiliza las matemáticas para demostrar que la reparación es perfecta, asegurando que el chip final funcione exactamente como se pretende.

Resumen Técnico: VERI-SURE

1. Declaración del Problema

El despliegue de Modelos de Lenguaje de Gran Escala (LLMs) para el diseño de Transferencia de Registros a Nivel (RTL) en la Automatización de Diseño Electrónico (EDA) enfrenta obstáculos significativos para lograr una corrección de grado de silicio. Aunque los LLMs han avanzado en la generación de código de software, la generación de RTL presenta desafíos únicos debido a la naturaleza concurrente del hardware, el estricto tiempo a nivel de ciclo y la semántica de protocolos. El artículo identifica tres cuellos de botella primarios en los procesos actuales de RTL basados en LLM:

Fiabilidad de Evaluación Limitada: Las evaluaciones centradas en la simulación suelen sufrir de una cobertura de pruebas insuficiente, fallando al detectar casos de esquina temporales sutiles.
Ineficiencias en la Depuración: La depuración iterativa suele conducir a "regresiones y alucinaciones de reparación" causadas por la regeneración de archivos completos, lo que desestabiliza la lógica no relacionada.
Deriva Semántica: A medida que la intención del lenguaje natural se reinterpreta a través de múltiples transferencias de agentes o iteraciones, la intención de diseño original puede degradarse, lo que conduce a implementaciones inconsistentes.

Los benchmarks existentes, como VerilogEval-v2, son criticados por estar dominados por módulos pedagógicos cortos que representan insuficientemente las necesidades industriales, como unidades aritméticas avanzadas, protocolos de comunicación y patrones de Cruce de Dominios de Reloj (CDC).

2. Metodología: El Marco de Trabajo VERI-SURE

VERI-SURE es un marco de trabajo multi-agente consciente del contrato diseñado para cerrar el bucle entre la síntesis de código, la verificación y la reparación localizada. Va más allá de la traducción de un solo paso hacia un ciclo automatizado de generar-verificar-depurar.

Componentes Principales

Contrato de Diseño (Agente Arquitecto): El marco comienza destilando las especificaciones de lenguaje natural en un contrato de diseño estructurado en formato JSON. Este contrato define explícitamente la semántica de la interfaz, las convenciones de reloj/reset, el comportamiento preciso de ciclos y los casos de esquina. Sirve como una "fuente de verdad" compartida para todos los agentes posteriores para prevenir la deriva semántica.
Flujo de Trabajo Multi-Agente:
- Agente Programador (Coder Agent): Genera código RTL sintetizable basado en el contrato.
- Agente Verificador (Verifier Agent): Produce bancos de pruebas (testbenches) de auto-verificación alineados con el contrato.
- Agente Depurador (Debugger Agent): Lidera el bucle de depuración autónomo cuando la simulación falla.
- Agente Asertor (Asserter Agent): Genera aserciones de SystemVerilog dirigidas para detectar violaciones secuenciales o de protocolo (por ejemplo, muestreo de flanco erróneo, desajustes de reset).
- Agente de Prueba Booleana (Boolean Proofer Agent): Realiza verificación formal en la lógica combinacional para validar correcciones candidatas y prevenir regresiones.
Análisis Temporal Basado en Trazas y Segmentación Estática: Cuando la simulación falla, el sistema no depende únicamente de registros de texto. Analiza las formas de onda de Cambio de Valor (VCD) para identificar el tiempo de divergencia más temprano ( $t_f$ ). Luego emplea la segmentación de dependencia estática para computar el "cono de lógica" que influye en las señales fallidas. Esto aisla la falla a un conjunto mínimo de bloques de código sospechosos (rangos de líneas), en lugar de todo el archivo.
Parcheo Localizado: Guiado por el análisis de segmentación, el agente Depurador aplica ediciones precisas a nivel de bloque (leer/reemplazar) solo a los bloques sospechosos. Esto evita la inestabilidad de las reescrituras de archivos completos. Una regla de reversión asegura que los parches solo se mantengan si mejoran la firma de la falla (por ejemplo, un tiempo de primera falla más tardío o menos desajustes).
Verificación de Multi-Rama: El marco integra dos ramas de verificación:
1. Análisis Temporal Basado en Trazas: Para problemas secuenciales y de temporización.
2. Verificación Formal: Combina la comprobación basada en aserciones (vía el Asertor) y pruebas de equivalencia booleana (vía el Probador Booleano usando SymbiYosys) para verificar restricciones combinacionales y probar la corrección más allá de la simulación finita.

3. Benchmark: VERILOGEVAL-V2-EXT

Para evaluar mejor la generación de RTL de grado industrial, los autores introducen VERILOGEVAL-V2-EXT. Este benchmark extiende el VerilogEval-v2 original añadiendo 53 nuevas tareas de diseño de grado industrial, elevando el total a 209 problemas.

Contenido: Las nuevas tareas cubren dominios complejos como protocolos de comunicación (UART, FIFO), aritmética avanzada, núcleos DSP y datapath de múltiples ciclos.
Estratificación: Los problemas se clasifican en niveles de dificultad Fácil, Medio y Difícil basados en señales estructurales (líneas de código, número de bloques assign/always, ancho de datapath) y revisión manual. Esto permite un análisis más fino de los modos de falla.

4. Resultados Experimentales

Los autores evaluaron VERI-SURE contra 15 LLMs independientes (incluyendo modelos comerciales de código cerrado y modelos de pesos abiertos), bucles de retroalimentación de un solo agente y sistemas multi-agente previos (MAGE, VerilogCoder).

Rendimiento: VERI-SURE alcanzó un Pass@1 funcional de 93.30% en el benchmark VERILOGEVAL-V2-EXT, con un 100% de éxito sintáctico.
Tareas Difíciles: El marco mostró su mayor ventaja en tareas "Difíciles", logrando una tasa de paso funcional del 85.07%, superando significativamente al mejor modelo independiente (Gemini-3-Pro con 62.69%) y a otras bases de comparación agénticas.
Agnosticismo de la Base (Backbone Agnosticism): Aunque VERI-SURE funcionó mejor con GPT-5.2, también impulsó significativamente el rendimiento del modelo de pesos abiertos DeepSeek-3.2, elevando su tasa de paso funcional del 61.24% (independiente) al 71.29%.
Estudios de Ablación:
- Eliminar el mecanismo de Trazado, Segmentación y Parcheo causó la mayor caída de rendimiento (11.0% general, 16.4% en tareas Difíciles), confirmando que la localización precisa es crítica.
- Eliminar la Verificación Formal redujo la tasa de paso de tareas Difíciles en 11.9 puntos porcentuales, demostrando su necesidad para depurar errores lógicos profundos que la simulación omite.
- El mecanismo de Contrato contribuyó con una caída del 2.9% en el rendimiento general cuando se eliminó, resaltando su papel en mantener la consistencia de la intención.

5. Significado y Reivindicaciones

El artículo afirma que VERI-SURE demuestra que el diseño de RTL automatizado puede acercarse a la "corrección de grado de silicio" al cambiar de una evaluación centrada en la simulación a un enfoque híbrido que combina el análisis basado en trazas y la verificación formal.

Las principales reivindicaciones incluyen:

Mitigación de la Deriva Semántica: Al imponer un contrato de diseño estructurado, el marco alinea las intenciones de los agentes y evita la reinterpretación gradual de los requisitos.
Estabilidad en la Reparación: El mecanismo de parcheo guiado por segmentación de dependencias reduce eficazmente los riesgos de regresión y las alucinaciones de reparación asociadas con la regeneración de archivos completos.
Más Allá de la Simulación: La integración de pruebas formales permite al sistema verificar la corrección funcional de maneras que la simulación pura no puede, particularmente para la equivalencia combinacional y las restricciones de tiempo complejas.
Relevancia Industrial: La introducción de VERILOGEVAL-V2-EXT proporciona un banco de pruebas más realista y discriminativo para evaluar las capacidades de generación de RTL de extremo a extremo, abordando la brecha entre los benchmarks académicos y los requisitos de bloques de IP industrial.

Los autores concluyen que, si bien el preentrenamiento a gran escala proporciona una base sólida, el flujo de trabajo agéntico estructurado con verificación formal es esencial para lograr una alta fiabilidad en diseños de hardware complejos de múltiples ciclos.