Identification and mitigation of memory block timing issue in ITk ABCStar during ASIC production

Este documento detalla la identificación de un error de temporización en el ASIC ABCStar que amenazaba los rendimientos de producción y la mitigación exitosa de este problema mediante una combinación del aumento del voltaje de operación del núcleo y el ajuste del ciclo de trabajo del reloj, evitando así cambios costosos en el proceso o rediseños y permitiendo la producción continua de los módulos del detector ITk de ATLAS.

Lo esencial

La historia del chip "Estrella" que tartamudeaba

Imagina el experimento ATLAS en el CERN como una cámara masiva de alta velocidad que intenta tomar fotografías de partículas colisionando a casi la velocidad de la luz. Para lograrlo, necesita millones de sensores diminutos y superinteligentes llamados chips ABCStar. Estos chips son los "ojos" de la cámara, leyendo datos de tiras de silicio y enviándolos a una computadora central.

Antes de poder construir la cámara, los ingenieros tuvieron que fabricar estos chips. Esperaban que aproximadamente el 90% de los chips funcionaran perfectamente. Sin embargo, durante las pruebas, descubrieron un problema aterrador: en algunos lotes de chips, solo el 2% funcionaba. El resto fallaba.

El misterio: Un fantasma "probado en silicio"

Los ingenieros estaban confundidos. Los chips que fallaban no estaban rotos de una manera extraña; estaban pasando casi todas las pruebas. Podían leer señales analógicas, manejar la energía y realizar matemáticas complejas. Lo único que fallaban era una prueba digital específica que verificaba si podían recordar y recuperar datos correctamente.

Los datos se almacenaban en bloques SRAM (piensa en ellos como los cuadernos de memoria a corto plazo del chip). Estos bloques de memoria específicos habían sido utilizados en muchos otros chips exitosos antes. En la industria, esto se llama estar "probado en silicio". Es como usar un diseño de neumático que ha estado en millones de automóviles sin nunca haber sufrido una explosión. Todos asumían que estos neumáticos eran perfectos.

Los ingenieros sospechaban que la memoria en sí estaba rota, pero se equivocaron. La memoria estaba bien. El problema era el controlador de tráfico (la "lógica de unión") que le decía a la memoria cuándo escribir y cuándo leer.

La causa raíz: Una desincronización temporal

Aquí está la analogía: Imagina una carrera de relevos donde un corredor (los datos) tiene que entregar un testigo a un compañero de equipo (la memoria) exactamente cuando suena un silbato.

• El Plan: Suena el silbato, el corredor sprinta y el compañero atrapa el testigo.
• La Realidad: En algunos de estos chips, el corredor era ligeramente más lento de lo que los ingenieros pensaban. Debido a que los modelos de memoria "probados en silicio" se basaban en herramientas más antiguas, no tenían en cuenta el hecho de que el corredor podría ser un poco lento en este lote específico de fábrica.
• El Resultado: El compañero intentó atrapar el testigo demasiado pronto. El corredor aún no estaba allí. El testigo se cayó. En términos de chips, esto es un cambio de bit o un error de temporización. Los datos se corrompieron.

Esto sucedió principalmente en los bordes de las obleas de silicio (como los bordes de una pizza), donde el proceso de fabricación es ligeramente menos uniforme, haciendo que los "corredores" sean aún más lentos.

La investigación: Encontrando la solución

El equipo tuvo que encontrar una manera de solucionar esto sin tirar a la basura chips por valor de millones de dólares ni rediseñar todo desde cero (lo cual tomaría años). Probaron dos ideas principales:

1. El "Impulso de velocidad" (Aumento de voltaje)

Si el corredor es lento, dale un golpe de cafeína.

• La Solución: Aumentaron el voltaje eléctrico suministrado al cerebro digital del chip de 1.20 Voltios a 1.25 Voltios.
• El Efecto: Un voltaje más alto hace que los transistores (los corredores) se muevan más rápido. De repente, el corredor era lo suficientemente rápido para atrapar el testigo a tiempo.
• El Resultado: Los chips que antes fallaban (2% de rendimiento) de repente funcionaron el 80% de las veces.

2. La "Pausa más larga" (Ciclo de trabajo del reloj)

Si el corredor sigue siendo un poco lento, dile al compañero que espere un poco más antes de intentar atrapar el testigo.

• La Solución: El chip funciona con una señal de reloj que hace tic-tac de ida y vuelta. Los ingenieros se dieron cuenta de que la parte "alta" del tic (cuando la lógica está activa) era demasiado corta. Cambiaron físicamente dos cables en la placa de circuito para que la parte "alta" durara más tiempo.
• El Efecto: Esto dio a la lógica más tiempo para asentarse y prepararse antes de que la memoria intentara capturar los datos.
• El Resultado: Esto añadió una capa extra de seguridad, asegurando que los chips no fallaran incluso si envejecieran un poco o se enfriaran.

El escenario "¿Qué pasaría si?": Cambiando la fábrica

El equipo también habló con la fábrica (el fundidor) sobre cambiar el proceso de fabricación para hacer que los transistores fueran naturalmente más rápidos.

• El Problema: Ya habían fabricado 300 obleas con el proceso "lento". No puedes deshacer un pastel horneado. Si cambiaban el proceso ahora, tendrían que desechar todas las obleas existentes y empezar de nuevo, costando una fortuna y retrasando el proyecto.
• La Decisión: Probaron transistores "rápidos" en nuevas obleas experimentales. Aunque funcionaron, causaron otros efectos secundarios (como cambiar la sensibilidad de los sensores analógicos).
• El Veredicto: Dado que el "Impulso de velocidad" (voltaje) y la "Pausa más larga" (cambio de cableado) funcionaron perfectamente en los chips existentes, decidieron no cambiar el proceso de la fábrica. Era más barato, más rápido y más seguro simplemente ajustar cómo se usaban los chips.

El resultado final

El equipo demostró que simplemente aumentando ligeramente el voltaje e intercambiando dos cables, podían salvar el proyecto.

• Rendimiento: Pasaron de un desastre (2% funcionando) a un éxito (más del 80% funcionando).
• Potencia: El voltaje extra utilizó un poco más de energía (aproximadamente un 3% más), lo cual el sistema de refrigeración del detector podía manejar fácilmente.
• Radiación: Probaron los chips bajo una radiación intensa (como la que enfrentarían en el colisionador de partículas) y descubrieron que la solución seguía funcionando.

La gran lección

El artículo termina con una lección crucial para todos los ingenieros: No asumas que lo "probado" es perfecto.

Solo porque un componente (como el bloque de memoria) funcionó en el pasado no significa que funcionará perfectamente en cada nuevo diseño, especialmente cuando se combina con nuevas variaciones de fabricación. El equipo aprendió que incluso los bloques "probados en silicio" necesitan ser re-verificados con las herramientas y condiciones específicas del nuevo proyecto. Si hubieran hecho esto antes, podrían haber detectado el problema más pronto.

Gracias a este trabajo de detective, el detector ITk de ATLAS se está ensamblando ahora con estos chips, y se espera que funcionen de manera confiable durante toda la vida del experimento.

Resumen técnico

Resumen Técnico: Identificación y Mitigación del Problema de Temporización de Bloques de Memoria en ABCStar de ITk

Identificación del Problema
Durante las pruebas de preproducción del ASIC ABCStar, un chip de lectura de front-end de señal mixta para la actualización del Rastreador Interior (ITk) de ATLAS en el LHC de Alta Luminosidad, se descubrió un problema crítico de rendimiento. Aunque el diseño del ASIC utilizaba bloques de Memoria de Acceso Aleatorio Estática (SRAM) "comprobados en silicio" con una larga trayectoria de operación fiable, lotes de fabricación específicos mostraron un rendimiento de obleas que cayó de un esperado >90% hasta tan bajo como 2%. Las fallas se concentraron en los vectores de prueba digitales (específicamente las pruebas A02, P03 y P99) y se manifestaron como inversiones de bits intermitentes en los datos de salida. Crucialmente, el formato del paquete de salida permaneció correcto, lo que indicaba que el error se originaba dentro de la carga útil de datos almacenada en los búferes SRAM (Búferes L0 y Búferes de Eventos) y no en la circuitería de salida. Las fallas eran altamente sensibles a las condiciones de operación, ocurriendo particularmente con más frecuencia a la tensión nominal del núcleo de 1,20 V y en los chips ubicados hacia la periferia de la oblea, lo que sugería un problema de margen de temporización dependiente de la variación del proceso.

Metodología y Determinación de la Causa Raíz
Un equipo multidisciplinario ad hoc empleó un análisis de "gráfico shmoo" para mapear los resultados de las pruebas a través de parámetros operativos multidimensionales, variando específicamente la tensión del núcleo digital y el ciclo de trabajo del reloj.

• Sensibilidad a la Tensión: Las pruebas revelaron que aumentar la tensión del núcleo digital de 1,20 V a 1,25 V mejoró significativamente el rendimiento, lo que sugiere que el problema estaba relacionado con la velocidad del transistor y no con un error lógico fundamental.
• Sensibilidad al Ciclo de Trabajo: Aumentar el ciclo de trabajo del reloj (manteniendo el reloj en alto por más tiempo) también redujo las fallas, proporcionando más tiempo para que los estados lógicos se propagaran a través de la "lógica de unión" que interconecta las SRAMs antes de que el flanco descendente del reloj de 40 MHz desencadenara una operación de lectura/escritura.
• Causa Raíz: La investigación determinó que los modelos de temporización para los bloques SRAM "comprobados en silicio" eran inexactos. Estos modelos habían sido generados manualmente utilizando herramientas de diseño heredadas y no representaban completamente el rendimiento de los bloques bajo las variaciones específicas del proceso de fabricación de la fundición CMOS de señal mixta de 130 nm. En consecuencia, la lógica de control sintetizada cumplió con las restricciones de temporización proporcionadas (pero inexactas), resultando en una temporización marginal en los ASICs físicos.

Investigación de Opciones de Mitigación
Se persiguieron dos estrategias de mitigación principales en paralelo:

1. Cambios en los Parámetros de Operación In Situ: Modificación de las condiciones de operación de los ASICs ya fabricados.
2. Modificaciones del Proceso de Fabricación: Trabajo con la fundición para alterar las características de los transistores de futuras obleas.

Análisis de Tensión y Ciclo de Trabajo:
Pruebas extensivas en obleas de "lotes defectuosos" demostraron que elevar la tensión del núcleo digital a 1,25 V restauró el rendimiento a más del 80% incluso en las obleas de peor rendimiento. Estudios termoeléctricos confirmaron que este aumento de tensión resultaría en un aumento de solo ~2,8% en la disipación total de potencia, muy dentro de las capacidades de refrigeración y energía de la infraestructura del detector ITk. Además, las pruebas de radiación (hasta 100 Mrad) y el ciclado de temperatura (hasta -40 °C) confirmaron que la configuración de 1,25 V proporcionaba un margen suficiente para la vida operativa del detector, ya que se encontró que las temperaturas más bajas y los efectos de la radiación mejoraban la velocidad del transistor o requerían solo ajustes menores de tensión.

Con respecto al reloj, el controlador HCCStar proporcionaba un ciclo de trabajo ligeramente inferior al 50% (aproximadamente 49%). Dado que un ciclo de trabajo más alto mejoraba la fiabilidad, el equipo propuso intercambiar físicamente las señales positiva y negativa del par de reloj diferencial de Señalización de Bajo Voltaje Escalable (SLVS) entre el HCCStar y el ABCStar. Esta sencilla modificación de hardware garantizaba un ciclo de trabajo >50% (específicamente 51%), proporcionando un margen de temporización adicional sin rediseñar el generador de reloj.

Análisis de Modificación del Proceso:
La fundición propuso cambios experimentales en el proceso, incluyendo la reducción de los tamaños de puerta de los transistores en 2 nm o 4 nm y el uso de una técnica propietaria de "transistor más rápido". Si bien estos cambios mejoraron el rendimiento digital, introdujeron cambios significativos en el comportamiento de la circuitería analógica (por ejemplo, tensión de referencia de banda prohibida, ganancia) que habrían requerido la re-caracterización de todo el chip. Además, estos cambios no podían aplicarse a las 300 obleas ya fabricadas, lo que habría hecho necesario descartarlas.

Resultados Clave

• Recuperación del Rendimiento: Mediante la implementación de las mitigaciones de tensión y ciclo de trabajo, el rendimiento de las obleas de peor rendimiento se recuperó de ~2% a >80%.
• Métricas Finales de Producción: Con los nuevos parámetros de operación (tensión del núcleo de 1,25 V y señales de reloj intercambiadas), el rendimiento final de la Categoría A alcanzó el 85,88% y el rendimiento de la Categoría A+B alcanzó el 89,94%, alineándose con las expectativas originales del proyecto.
• Validación: Pruebas exhaustivas confirmaron que las condiciones de operación modificadas aseguraron una operación fiable en todo el rango de temperaturas esperadas (-16 °C a -28 °C) y dosis de radiación para la vida útil del detector ITk.
• Decisión: El equipo optó por proceder con los cambios en los parámetros de operación in situ para todas las obleas existentes y futuras, evitando la necesidad de un costoso rediseño del ASIC o el descarte de las obleas ya fabricadas.

Significado y Lecciones Aprendidas
El documento documenta la resolución exitosa de un problema sutil de temporización que amenazaba la producción de un componente crítico para la actualización del HL-LHC. El significado principal radica en la demostración de que un bloque de diseño "comprobado en silicio", cuando se reutiliza sin una re-simulación contra los casos extremos de proceso específicos, puede introducir una temporización marginal que solo se manifiesta bajo variaciones específicas del proceso.

Los autores enfatizan dos lecciones clave para el desarrollo futuro de ASICs:

1. Re-simulación de Bloques Reutilizados: Incluso para bloques con una larga trayectoria, la dependencia del estado "comprobado en silicio" sin re-simulación contra los modelos de proceso específicos de la fundición conlleva riesgos.
2. Pruebas de Variación del Proceso: Para detectar dichos diseños marginales antes de la producción completa, los autores recomiendan solicitar obleas "rayadas" a las fundiciones (que contienen chips con variaciones extremas del proceso en una sola oblea) o realizar pruebas tempranas a tensiones reducidas para simular esquinas de proceso y determinar los márgenes operativos.

La mitigación exitosa permitió que la producción del módulo de tiras de ITk procediera según lo programado, con la integración del detector comenzando a finales de 2025 y la puesta en marcha programada para 2028.