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QCORE: A Quantum-Control-Oriented Real-Time Execution Architecture with Extensible Closed-Loop Services and Shared AI Acceleration

Este artículo presenta QCORE, una arquitectura de control digital escalable y en tiempo real para procesadores cuánticos que unifica la gestión de tareas, los recursos compartidos y la ejecución de tiempo real estricto para permitir servicios de bucle cerrado extensibles y aceleración de IA compartida, demostrando mejoras significativas en la latencia de retroalimentación, la reducción del error de frecuencia y la precisión de la asignación de estados.

Autores originales: Heyue Li, Yanshu Guo, Qichun Liu, Tiefu Li, Zhihua Wang, Hanjun Jiang

Publicado 2026-08-10

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CC BY 4.0

Autores originales: Heyue Li, Yanshu Guo, Qichun Liu, Tiefu Li, Zhihua Wang, Hanjun Jiang

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Imagina un mundo donde las computadoras no solo procesan números, sino que danzan con las leyes de la física para resolver problemas que a las supercomputadoras actuales les tomaría miles de años. Este es el reino de la computación cuántica. En el corazón de esta magia se encuentra la Unidad de Procesamiento Cuántico (QPU), un diminuto chip donde la información existe en un estado de superposición difuso, como una moneda que gira y es tanto cara como cruz al mismo tiempo. Pero aquí está el truco: estas monedas son increíblemente frágiles. El más mínimo ruido, un ligero cambio de temperatura o una onda electromagnética errante pueden sacarlas de sincronía, arruinando el cálculo. Para mantenerlas danzando, necesitamos un sistema de control que sea más rápido que un parpadeo, más inteligente que un gran maestro de ajedrez y lo suficientemente organizado como para hacer malabares con mil tareas sin dejar caer ni una sola pelota.

Durante mucho tiempo, controlar estos chips cuánticos fue como intentar dirigir una orquesta usando un walkie-talkie, un megáfono y una serie de mensajeros humanos. El equipo era voluminoso, las señales eran lentas y el bucle de retroalimentación era demasiado lento para detectar los errores antes de que ocurrieran. Los científicos se dieron cuenta de que para escalar las computadoras cuánticas, necesitaban un nuevo tipo de "cerebro" situado justo al lado del chip cuántico. Este cerebro debía manejar las decisiones de una fracción de segundo (como "¡uy!, ese qubit está girando en la dirección equivocada, ¡arréglalo ahora!") mientras también gestionaba las tareas a largo plazo (como afinar los instrumentos y revisar la partitura). La gran pregunta era: ¿cómo construyes un sistema de control que sea lo suficientemente rápido para emergencias en tiempo real pero lo suficientemente flexible para manejar el mantenimiento complejo y lento, todo sin que las dos tareas se estorben entre sí?

Entra QCORE, un nuevo esquema arquitectónico propuesto por los investigadores Heyue Li, Yanshu Guo y su equipo. Piensa en QCORE como la torre de control de tráfico definitiva para una ciudad cuántica. En lugar de dejar que cada coche (paquete de datos) luche por la misma carretera, QCORE construye una autopista de varios carriles con carriles expresos dedicados para emergencias y rutas panorámicas anchas para el mantenimiento de rutina.

El artículo presenta QCORE (Quantum-Control-Oriented Real-Time Execution) como un sistema de control digital diseñado para situarse justo al lado del chip cuántico. Su función principal es separar lo "urgente" de lo "importante". Imagina una cocina concurrida: el chef necesita mezclar una ensalada ahora mismo (retroalimentación en tiempo real), pero el ayudante de cocina también está intentando preparar ingredientes para el servicio de la cena dentro de una hora (calibración y corrección de errores). En los sistemas antiguos, estas tareas se enredarían, haciendo que el chef tire la ensalada o que la preparación se retrase. QCORE resuelve esto construyendo cuatro "habitaciones" distintas en la cocina: una para gestionar pedidos, una para recursos compartidos, una para la cocina de alta velocidad en tiempo real y otra para los servicios de preparación a largo plazo.

Uno de los trucos más geniales de QCORE es su sistema de lectura de "doble salida". Cuando el chip cuántico mide un resultado, envía dos cosas a la vez. La primera es una "banda lateral de resultado rápido", que es como un mensaje de texto rápido que dice: "¡Cara! ¡Corrige el giro!". Este mensaje viaja directamente a la unidad de retroalimentación para realizar una corrección instantánea dentro de la misma ronda del experimento. La segunda es un "Paquete de Medición", que es como un recibo detallado que contiene todos los datos, marcas de tiempo y contexto. Este paquete va a los servicios más lentos y reflexivos para analizar tendencias, actualizar la calibración y corregir derivas a largo plazo. Esta separación asegura que los comandos urgentes de "arréglalo ya" nunca se queden atrapados en el tráfico detrás de los datos de "analicemos esto más tarde".

Los investigadores también diseñaron un mecanismo de "Safe-Commit" (Compromiso Seguro). Imagina que estás actualizando el software de tu teléfono. No quieres que la actualización ocurra a medias, dejando tu teléfono en un estado roto. QCORE utiliza un sistema de "configuración en la sombra". Cuando el sistema quiere cambiar un ajuste (como ajustar la frecuencia de un qubit), escribe el nuevo ajuste en un área "en la sombra" primero. Solo intercambia la sombra por el área "activa" una vez que ha comprobado doblemente que todo es seguro, que la versión es correcta y que ninguna otra tarea está utilizando ese recurso en ese momento. Esto evita que el sistema se bloquee accidentalmente o confunda configuraciones viejas y nuevas.

Para probar si esta idea funciona, el equipo no construyó un chip físico todavía; en su lugar, ejecutaron simulaciones computacionales sofisticadas. Modelaron cómo QCORE manejaría diferentes cargas de trabajo, desde la calibración de los bits cuánticos (barridos Rabi y Ramsey) hasta la ejecución de algoritmos complejos de corrección de errores. Los resultados fueron prometedores. En sus simulaciones, cuando el sistema estaba bajo una carga pesada (80% de ocupación), el "carril expreso" para la retroalimentación en tiempo real se mantuvo increíblemente rápido, con una latencia del percentil 99 de solo $1.984 \pm 0.004$ veces el tiempo máximo de transacción. Esto significa que, incluso cuando el sistema estaba congestionado, los mensajes urgentes pasaban casi instantáneamente.

Las simulaciones también mostraron que el uso de los servicios de bucle cerrado de QCORE mejoró significamente el rendimiento. Al ajustar constantemente las derivas de frecuencia, el sistema redujo el error de frecuencia promedio en un $83.2\% \pm 0.8\%$ . Además, cuando las condiciones de lectura eran peores (deriva máxima), la capacidad del sistema para identificar correctamente el estado del qubit mejoró, bajando la tasa de error del $10.39\% \pm 0.54\%$ al $5.37\% \pm 0.29\%$ . Quizás lo más importante es que, en 100,000 actualizaciones de configuración simuladas, el sistema "Safe-Commit" nunca permitió una actualización insegura o una mezcla de versiones viejas y nuevas, demostiendo la fiabilidad del sistema para mantener el orden.

Finalmente, el artículo analizó cómo escala esta arquitectura. Al mantener las tareas de corrección de errores más críticas locales a pequeños grupos de qubits (llamados "baldosas" o tiles), en lugar de enviarlas todas a un cerebro central, QCORE reduce el atasco de tráfico en las carreteras principales. Los investigadores estimaron que este enfoque podría permitir al sistema manejar aproximadamente $2.08$ veces más qubits (baldosas) en comparación con un diseño centralizado tradicional, simplemente al reducir la cantidad de datos que deben viajar a través de todo el chip.

En resumen, QCORE no solo añade más velocidad; añade mejor organización. Demuestra que al separar lo "rápido y furioso" de lo "lento y constante", y al utilizar controles de seguridad inteligentes para las actualizaciones, podemos construir un sistema de control capaz de gestionar el mundo caótico y delicado de la computación cuántica. Aunque estos resultados se basan actualmente en simulaciones y modelos de comportamiento en lugar de un chip físico, proporcionan una hoja de ruta organizada sobre cómo las futuras computadoras cuánticas podrían finalmente mantener la calma mientras resuelven los problemas más difíciles del mundo.

Resumen Técnico de QCORE: Una Arquitectura de Ejecución en Tiempo Real Orientada al Control Cuántico

Planteamiento del Problema
Escalar los procesadores cuánticos requiere una infraestructura de control que pueda gestionar simultáneamente la ejecución determinista en tiempo real, la retroalimentación de baja latencia, la calibración y la corrección de errores (QEC) bajo estrictas restricciones de recursos y latencia. Las cadenas de instrumentación convencionales en temperatura ambiente, aunque son adecuadas para el desarrollo experimental, enfrentan limitaciones en el conteo de cables, la sincronización, el movimiento de datos y la latencia de retroalimentación cuando se operan múltiples canales o durante ejecuciones prolongadas sin supervisión. El hardware de control existente a menudo optimiza solo un subconjunto de estas capacidades (por ejemplo, la generación de formas de onda o bucles de retroalimentación específicos) o apunta a plataformas específicas, careciendo de una arquitectura de referencia digital unificada que aísle las rutas de tiempo real estricto de los servicios de fondo, permitiendo al mismo tiempo actualizaciones de estado trazables y la gestión de recursos compartidos.

Metodología y Arquitectura
El artículo propone QCORE (Quantum-Control-Oriented Real-Time Execution), una arquitectura de referencia de control digital para el lado de la QPU posicionada entre la pila de software del Host y el front-end analógico/mixto de la plataforma específica. QCORE particiona el sistema en cuatro dominios de hardware distintos para garantizar el aislamiento y el determinismo:

Centro de Control (Control Center): Gestiona la admisión de tareas, la integridad de los paquetes y el ciclo de vida. Recibe paquetes de tiempo de ejecución del Host y los despacha sin interpretar las instrucciones de tiempo real.
Infraestructura de Soporte Compartida (Shared Support Infrastructure): Proporciona un intercambio controlado de recursos a través de una Red en Chip (NoC), SRAM bancada y un Tejido de Eventos de Bucle Cerrado (Closed-Loop Event Fabric). Incluye un Gestor de Configuración y Versiones para manejar configuraciones activas/en la sombra y un Controlador de Compromiso Seguro (Safe-Commit Controller) para asegurar actualizaciones atómicas solo tras realizar verificaciones de dependencia y versión. Se integra una Unidad de Procesamiento Neuronal (NPU) compartida opcional para tareas de clasificación complejas.
Motor de Ejecución en Tiempo Real (Real-Time Execution Engine): Ejecuta el bucle de control de tiempo real estricto. Recupera instrucciones RTQS (Real-Time Quantum Scheduler), realiza la programación temporal y mapea puertas a pulsos mediante un Mapeador de Puerta a Pulso (GPM). Crucialmente, implementa una interfaz de lectura de doble salida:
- Un banda lateral de resultados rápidos (fast-result sideband) entrega resultados de clasificación compactos directamente a una Unidad de Retroalimentación Rápida para la ramificación condicional en la misma ronda y el reinicio activo (active reset).
- Un Paquete de Medición (Measurement Packet) transporta metadatos completos, características y marcas de tiempo a los servicios, búferes de resultados y al Host para su trazabilidad.
Subsistema de Servicio de Bucle Cerrado (Closed-Loop Service Subsystem): Instancia servicios de Calibración y Corrección de Errores sobre un esqueleto de control de servicio común. Separa las acciones críticas de la ronda (gestionadas por un kernel de QEC local del Tile) del mantenimiento del estado a largo plazo. Los parámetros a largo plazo se escriben en una configuración en la sombra y se comprometen solo tras la validación de un punto seguro.

La arquitectura enfatiza la escalabilidad y portabilidad a través de Tiles de Control/Lectura replicables. Los recursos físicos se definen mediante tablas (Mapa de Qubits, Topología, Vinculación de Canales) en lugar de RTL codificado rígidamente, lo que permite que el sistema escale desde configuraciones de un solo tile hasta configuraciones de múltiples tiles con interconexiones jerárquicas.

Contribuciones Clave

Arquitectura de Referencia Unificada: Una arquitectura digital del lado de la QPU que aísla la gestión de tareas, los recursos compartidos, la ejecución en tiempo real y los servicios de bucle cerrado en distintas particiones de hardware, abordando un vacío dejado por el hardware de solución puntual existente.
Interfaz de Lectura de Doble Salida: Un mecanismo que separa la ruta de retroalimentación de ultra baja latencia (banda lateral de resultados rápidos) de la ruta de servicio trazable (Paquete de Medición), permitiendo la retroalimentación en la misma ronda sin esperar al procesamiento completo del servicio.
Mecanismo de Estado Seguro Versionado: Un protocolo de "compromiso seguro" combinado con el cierre local del Tile. Esto asegura que los servicios de fondo (calibración, QEC) no corrompan la consistencia del estado en tiempo real; las actualizaciones son atómicas y cuentan con verificación de versión.
Esqueleto de Servicio Común: Un marco donde los servicios de Calibración y Corrección de Errores comparten la infraestructura (programadores, despachadores) mientras mantienen kernels específicos de cada servicio, facilitando la adición de nuevas cargas de trabajo.

Evaluación y Resultados
Los autores evaluaron QCORE utilizando modelos de nivel de transacción, basados en eventos y de comportamiento cuántico (incluyendo una ecuación maestra de transmon de tres niveles y modelos de lectura dispersiva-IQ). Los hallazgos clave incluyen:

Latencia y Aislamiento: Con una carga de fondo de 0.8, la latencia P99 de la ruta de retroalimentación de la Medición/Evento de prioridad de tiempo real usando arbitraje de prioridad es de 1.984 ± 0.004 $L_{max}$ (donde $L_{max}$ es el tiempo de servicio de una transacción de máxima longitud). Esto resulta en un 0% de violaciones de plazo, comparado con el 56.72% para FIFO y el 48.64% para WRR.
Efectividad de Bucle Cerrado:
- Calibración de Frecuencia: La operación de bucle cerrado redujo el error de frecuencia promedio en un 83.2% ± 0.8% (de 120.3 kHz a 20.16 kHz) bajo deriva simulada.
- Calibración de Lectura: Ante la deriva máxima de lectura, el error de asignación de estado se redujo de 10.39% ± 0.54% (fijo) a 5.37% ± 0.29% (calibrado). Una ruta de NPU opcional redujo esto aún más a 5.29% para eventos de baja confianza.
Seguridad y Consistencia: En 100,000 transacciones de configuración, no ocurrieron aceptaciones inseguras ni observaciones de versiones mixtas. El mecanismo de Compromiso Seguro filtró con éxito las actualizaciones inválidas o inseguras.
Escalabilidad: Al mover las acciones de QEC a un kernel local del Tile, la arquitectura reduce el tráfico de frontera global. Esto produce una estimación de escalabilidad normalizada por capacidad de 2.08× en comparación con una línea base de QEC centralizado, permitiendo que más tiles operen bajo la misma capacidad de servicio global.

Significancia
El artículo afirma que QCORE no meramente agrega bloques de control existentes, sino que establece límites explícitos entre los flujos de tareas, medición, eventos y actualización de configuración. Su significancia radica en proporcionar una arquitectura de referencia digital que organiza el control determinista, la medición trazable y las actualizaciones de estado consistentes dentro de un único límite del lado de la QPU. Al separar la ruta de retroalimentación más corta de los datos de servicio y aplicar compromisos seguros versionados, QCORE permite la coexistencia de requisitos de tiempo real estricto con la calibración y la corrección de errores a largo plazo, abordando un cuello de botella crítico en el camino hacia procesadores cuánticos autónomos y escalables. El trabajo sirve como un complemento para los marcos de software de capa superior (como Qiskit o CUDA-Q) y front-ends especializados, centrándose específicamente en la capa de ejecución de hardware y organización de servicios.

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