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Real-time decoder for a MegaQuOp quantum computer using a single CPU

Este artículo demuestra una pila de decodificación en tiempo real de extremo a extremo que se ejecuta en una sola CPU y que maneja con éxito cargas de trabajo de iones atrapados tolerantes a fallos con hasta 408 cúbits lógicos y un millón de puertas T, introduciendo una sobrecarga computacional insignificante incluso a escalas de MegaQuOp.

Autores originales: Min Ye, Andrii Maksymov, Nicolas Delfosse

Publicado 2026-08-27

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CC BY 4.0

Autores originales: Min Ye, Andrii Maksymov, Nicolas Delfosse

Artículo original bajo licencia CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

El sueño de una computadora cuántica es resolver problemas que son imposibles para las máquinas actuales, pero el camino para construir una está bloqueado por una fragilidad fundamental. Las diminutas unidades de información que impulsan estos dispositivos, conocidas como cúbits, se ven fácilmente perturbadas por el más mínimo susurro de calor o vibración, lo que provoca que pierdan sus datos. Para construir una máquina que realmente pueda funcionar, los científicos deben envolver estas frágiles unidades en capas de protección, creando cúbits "lógicos" que puedan detectar y corregir sus propios errores. Este proceso requiere un flujo constante y frenético de mediciones para comprobar los errores, seguido de un cálculo inmediato para decidir cómo corregirlos. Si este cálculo tarda demasiado, los errores se acumulan más rápido de lo que pueden repararse, y toda la computación colapsa. Durante años, los expertos se han preguntado si un único procesador de computadora estándar podría seguir el ritmo de las exigencias de una máquina cuántica masiva que ejecuta millones de operaciones, o si el sistema de corrección se convertiría inevitablemente en el cuello de botella que ralentice todo hasta detenerlo.

Un equipo de investigadores de IonQ ha demostrado ahora que un único procesador de computadora convencional es, de hecho, lo suficientemente rápido como para manejar esta tarea para una máquina de escala inmensa. Construyeron un sistema de decodificación completo que se ejecuta en tiempo real en una unidad central de procesamiento, capaz de gestionar una arquitectura de computadora cuántica de iones atrapados tolerante a fallos universal con cientos de cúbits lógicos ejecutando millones de puertas. Su trabajo se centra en un diseño específico para computadoras cuánticas de iones atrapados, donde la arquitectura se simplifica para que la computadora no tenga que remodelar constantemente su estructura interna para realizar cálculos. En su lugar, ejecuta un flujo constante y predecible de comprobaciones, puntuado solo por mediciones específicas necesarias para operaciones complejas. Al explotar esta regularidad, los investigadores crearon un flujo de trabajo de software (pipeline) que genera los modelos de error necesarios sobre la marcha y decodifica los resultados instantáneamente, todo mientras la computadora cuántica está en funcionamiento.

Los investigadores probaron su sistema utilizando tres aplicaciones cuánticas compiladas diferentes, que van desde un modelo de interacciones magnéticas hasta un experimento complejo de transición de fase. Estas pruebas de rendimiento involucraron recuentos de cúbits lógicos entre 102 y 408, y en la prueba más grande, el sistema fue evaluado con cargas de trabajo que abarcaban más de un millón de operaciones complejas conocidas como puertas T. El equipo ejecutó estas simulaciones en un único chip de computadora de alto rendimiento, el Apple M4 Max, utilizando doce de sus dieciséis núcleos disponibles. Asignaron ocho núcleos al trabajo pesado de corregir errores generales y cuatro núcleos a la tarea más rápida y urgente de interpretar los resultados de las mediciones. El objetivo era ver si el software de decodificación podía mantener el ritmo de la computadora cuántica sin quedarse atrás, un retraso que obligaría a la máquina a pausarse y esperar a que la computadora se pusiera al día.

Los resultados mostraron que el sistema mantuvo el ritmo notablemente bien. Cuando la tasa de error en el hardware cuántico simulado era baja, el tiempo añadido por el proceso de decodificación fue inferior al 0,3 por ciento del tiempo total de computación. Incluso cuando los investigadores aumentaron la tasa de error a un nivel más desafiante, el retraso creció pero se mantuvo manejable, situándose por debajo del 12 por ciento del tiempo total. Esto significa que el sistema de decodificación no ralentizó la computadora cuántica hasta dejarla a paso de tortuga; simplemente añadió una fracción minúscula de tiempo extra, lo cual es un costo insignificante para la estabilidad que proporciona. El estudio también reveló que el sistema manejó los momentos más difíciles con gracia. Ocasionalmente, un patrón de error complejo tardaba un poco más en resolverse, causando un breve retraso, pero el sistema drenaba estos retrasos rápidamente sin causar una cascada de fallos.

Una clave de este éxito fue una forma ingeniosa de organizar el flujo de datos. Los investigadores utilizaron dos decodificadores trabajando en tándem sobre el mismo flujo de información. Un decodificador trabajaba continuamente, rastreando la salud general del sistema y corrigiendo los errores a medida que se acumulaban. El otro decodificador era una unidad especializada de alta velocidad que solo se activaba durante mediciones específicas. Debido a que tenía un trabajo más pequeño y enfocado, podía entregar resultados mucho más rápido, asegurando que la computadora cuántica nunca tuviera que esperar por una decisión antes de pasar al siguiente paso. Este enfoque dual permitió que el procesador único gestionara todo el flujo de trabajo de manera eficiente, demostrando que la enorme potencia de cómputo de hardware especializado como tarjetas gráficas o chips personalizados podría no ser estrictamente necesaria para la corrección de errores en tiempo real en este tipo de máquinas cuánticas.

Los investigadores también descubrieron que podían generar los modelos de error necesarios instantáneamente, en lugar de tener que precalcularlos. En muchos diseños cuánticos, las reglas sobre cómo se propagan los errores cambian dependiendo de qué operación se esté realizando, lo que requiere que la computadora reconstruya constantemente su comprensión del sistema. En este tipo de arquitectura específica, los investigadores demostraron que la estructura subyacente de los patrones de error permanecía igual, y que solo era necesario actualizar la probabilidad de ciertos errores. Esto les permitió ajustar la configuración del decodificador sobre la marcha con un esfuerzo mínimo, manteniendo el software lo suficientemente ligero como para ejecutarse junto con la decodificación misma. Esta simplificación fue crucial, ya que significó que todo el proceso podía ser manejado por software estándar ejecutándose en un solo chip.

Estos hallazgos sugieren que el camino para construir una computadora cuántica capaz de ejecutar millones de operaciones no está bloqueado por una falta de potencia de cómputo clásica. El estudio demuestra que, con las elecciones arquitectónicas adecuadas, un procesador convencional único puede gestionar la corrección de errores para una máquina con cientos de cúbits lógicos. Los investigadores no afirmaron haber resuelto todos los problemas de la computación cuántica, ni sugirieron que esta configuración específica funcione para todo tipo de computadoras cuánticas. Sin embargo, para la clase de máquinas de iones atrapados que modelaron, la evidencia es clara: el cuello de botella de la decodificación puede superarse con la tecnología existente. Esto abre una ruta práctica para escalar las computadoras cuánticas, sugiriendo que, a medida que las máquinas crezcan, la solución puede ser simplemente añadir más núcleos de procesadores estándar en lugar de inventar tipos de hardware completamente nuevos. El trabajo proporciona una prueba concreta de que el cerebro clásico necesario para hacer funcionar a un gigante cuántico no tiene que ser una supercomputadora; puede ser un único y potente chip.

Resumen Técnico: Decodificador en Tiempo Real para una Computadora Cuántica MegaQuOp utilizando una Sola CPU

Planteamiento del Problema
A medida que la computación cuántica avanza hacia el régimen "MegaQuOp" —dispositivos capaces de ejecutar millones de operaciones en cientos de qubits lógicos— surge un cuello de botella crítico: la necesidad de una decodificación de corrección de errores en tiempo real. Mientras que los esfuerzos previos han optimizado los decodificadores para bloques de memoria o un número pequeño de operaciones lógicas, recurriendo a menudo a hardware especializado (FPGAs, GPUs, ASICs) para cumplir con los requisitos de latencia de microsegundos, no se ha demostrado ninguna pila de decodificación de extremo a extremo en tiempo real para una arquitectura de tolerancia a fallos universal a escala. El desafío se ve agravado por la necesidad de decodificar cargas de trabajo de flujo continuo (streaming) que incluyen memoria, fábricas de estados mágicos y operaciones lógicas condicionales. Esto requiere la generación sobre la marcha de Modelos de Error de Detector (DEMs) para acomodar ramas dinámicas y procesar los datos de síndromes más rápido de lo que se generan, para evitar ralentizaciones exponenciales causadas por acumulaciones de decodificación (backlogs).

Metodología
Los autores presentan un sistema de decodificación diseñado para una arquitectura de iones atrapados de tolerancia a fallos universal basada en la Arquitectura Walking Cat (WCA). El sistema opera enteramente en una sola CPU convencional (específicamente una Apple M4 Max de 2024) y utiliza una estructura de decodificador de ventana deslizante dual:

Arquitectura de Decodificador Dual:
- Decodificador de Errores: Se ejecuta continuamente sobre tanto los Ciclos de Extracción de Síndromes (SECs) ordinarios como sobre los "cat SECs" (extracción de síndromes tras una medición de estado cat). Utiliza una ventana deslizante de 5 SECs con una región de compromiso de 3 SECs para producir correcciones de marco de Pauli para toda la computación.
- Deccador de Resultados: Activo únicamente durante las mediciones lógicas. Se inicializa con el marco de Pauli comprometido por el decodificador de errores y utiliza una ventana de 2 SECs más pequeña con una región de compromiso de 1 SEC. Este diseño minimiza la latencia en la ruta crítica, permitiendo que el sistema determine rápidamente cuándo terminar las mediciones de Viterbi o aceptar/rechazar mediciones con detección de error (EDMs).
Generación de DEM sobre la marcha:
- En lugar de reconstruir el grafo de Tanner (matriz de comprobación de paridad) para cada patrón único de cat SECs, el sistema aprovecha la estructura de la WCA. Observa que los mecanismos de error de las mediciones de estado cat corresponden a firmas de detector idénticas a las de los SECs acompañantes.
- Consecuentemente, el sistema reutiliza un único grafo de Tanner estático para todas las ventanas de decodificación, actualizando dinámicamente solo las probabilidades a priori de las variables de error cuando un cat SEC entra en la ventana. Esta generación ligera permite que la creación del DEM se ejecute en software junto con la decodificación en la misma CPU.
Optimización para la Concurrencia:
- Para permitir que muchas instancias de decodificadores se ejecuten concurrentemente en una sola CPU, los autores reformularon el almacenamiento de los estados de propagación de creencias (belief-propagation). En lugar de almacenar mensajes de arista completos para cada candidato en la búsqueda de haz (beam search), almacenan solo las razones de verosimilitud logarítmicas (LLRs) posteriores de los nodos de error, aproximando los mensajes entrantes.
- Combinado con otras optimizaciones de memoria, esto reduce la huella de memoria en más de un orden de magnitud, mitigando la contención de ancho de banda de memoria cuando se utilizan 12 núcleos.

Contribuciones Clave

Decodificación de Extremo a Extremo en Tiempo Real: La primera demostración de una pila de decodificación completa (incluyendo la generación de DEM sobre la marcha, la decodificación de todos los qubits lógicos, operaciones lógicas y fábricas de estados mágicos) ejecutándose en una sola CPU para cargas de trabajo de escala MegaQuOp.
Arquitectura Escalable: Una pila de decodificación capaz de manejar cargas de trabajo con hasta 408 qubits lógicos y un millón de puertas T, compiladas sobre 68 bloques de memoria LDPC y 20 fábricas de estados mágicos.
Decodificación Eficiente de WCA: Un enfoque novedoso para manejar la naturaleza dinámica de las mediciones de estado cat sin el costo computacional de la reconstrucción del grafo, aprovechando la estructura específica de la Arquitectura Walking Cat.
Búsqueda de Haz con Eficiencia de Memoria: Una reformulación del almacenamiento de estado del decodificador de búsqueda de haz que permite la ejecución de alta concurrencia en hardware estándar.

Resultados
El sistema fue evaluado mediante tres cargas de trabajo de tolerancia a fallos: un circuito de Transición de Fase Inducida por Medición (MIPT) y dos simulaciones de Hamiltoniano de Heisenberg desordenado (n64 y n266), que van desde 102 hasta 408 qubits lógicos. Los benchmarks asumieron un tiempo de ciclo de iones atrapados ( $\tau_{SEC}$ ) entre 1 ms y 5 ms.

Latencia de Decodificación (Stretch): El "stretch" (la relación de SECs adicionales requeridos debido a los retrasos de decodificación) se midió a través de tasas de error de CNOT físico ( $p_{CNOT}$ $p_{C N O T}$ ) de $10^{-4}$ $1 0^{- 4}$ a $5 \times 10^{-4}$ $5 \times 1 0^{- 4}$ .
- En $p_{CNOT} = 10^{-4}$ , el stretch fue menor al 0.3% para todas las cargas de trabajo.
- En $p_{CNOT} = 5 \times 10^{-4}$ , el stretch aumentó pero se mantuvo por debajo del 12% para todas las cargas de trabajo.
Utilización de Hardware: Toda la pila, incluyendo la generación de DEM y la decodificación de búsqueda de haz para hasta 88 bloques de código, se ejecutó exitosamente utilizando 12 núcleos de una sola CPU Apple M4 Max.
Gestión de Backlog: El sistema gestionó eficazmente las acumulaciones de decodificación. Cuando el decodificador de errores se retrasaba, el sistema insertaba "SEC de pausa" (deteniendo las mediciones lógicas mientras se continuaba la extracción de síndromes ordinaria) para drenar el backlog, evitando una detención total de la computación.

Significado y Reivindicaciones
El artículo afirma que la decodificación en tiempo real no es un cuello de botella para las computadoras cuánticas de escala MegaQuOp, siempre que la arquitectura (como la WCA) simplifique el problema de decodificación. Los resultados demuestran que una sola CPU convencional es suficiente para decodificar cargas de trabajo universales de tolerancia a fallos que abarcan cientos de qubits lógicos y millones de puertas a tasas de error físico realistas.

Los autores concluyen que los recursos de computación de decodificación escalan principalmente con el número de bloques de código asignados a cada núcleo. Esto sugiere una regla de provisión sencilla para futuras máquinas a gran escala: aumentar el número de núcleos de CPU convencionales o de las propias CPUs puede soportar naturalmente sistemas cuánticos más grandes sin requerir hardware de decodificación especializado. El trabajo valida la viabilidad del enfoque de la Arquitectura Walking Cat para la computación lógica, donde la simplicidad del flujo de síndromes permite una decodificación en tiempo real eficiente basada en software.

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