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Variability-Aware Memristor Circuit for Hierarchical Bayesian Temporal Sampling

Este artículo presenta un circuito de memristor sensible a la variabilidad que aprovecha la estocasticidad temporal controlada y el entrenamiento jerárquico para implementar eficientemente redes neuronales bayesianas, logrando una reducción de 2.7 veces en la huella de memoria en comparación con los enfoques de codificación de población mientras mantiene la precisión de inferencia en la tarea de clasificación de arritmias MIT-BIH.

Autores originales: Tarcisius Januel, Tifenn Hirtzlin, Olivier Billoint, Djohan Bonnet, Louis Hutin, Damien Querlioz, Jean-Michel Portal, Elisa Vianello

Publicado 2026-09-30

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CC BY 4.0

Autores originales: Tarcisius Januel, Tifenn Hirtzlin, Olivier Billoint, Djohan Bonnet, Louis Hutin, Damien Querlioz, Jean-Michel Portal, Elisa Vianello

Artículo original bajo licencia CC BY 4.0 (https://creativecommons.org/licenses/by/4.0/). ✨ Esta es una explicación generada por IA del artículo a continuación. No ha sido escrita ni avalada por los autores. Para mayor precisión técnica, consulte el artículo original. Leer descargo de responsabilidad completo

Los sistemas de inteligencia artificial se les pide cada vez más no solo que realicen predicciones, sino que comprendan qué tan seguros están de esas predicciones. Este cambio hacia la computación "consciente de la incertidumbre" se basa en un enfoque matemático llamado inferencia bayesiana, donde el sistema trata cada pieza de conocimiento como un rango de posibilidades en lugar de un único hecho fijo. Para funcionar, estos sistemas deben generar constantemente muestras aleatorias de estos rangos para probar diferentes resultados. Hacer esto de manera eficiente en chips de computadora estándar es difícil porque requiere vastas cantidades de memoria y energía. Los investigadores han esperado durante mucho tiempo resolver esto utilizando diminutos componentes electrónicos llamados memristores, que pueden almacenar información de una manera que imita naturalmente la aleatoriedad necesaria para estos cálculos. Sin embargo, la realidad física de estos componentes ha sido un obstoráculo; la propia aleatoriedad que poseen es a menudo demasiado caótica e impredecible para ser útil en trabajos científicos precisos.

Un equipo de investigadores ha demostrado ahora una nueva forma de aprovechar estos componentes para esta tarea específica, convirtiendo efectivamente una fuente de error en una herramienta fiable. Construyeron un circuito personalizado utilizando un tipo de memristor hecho de óxido de hafnio, integrado en un chip de silicio estándar. En lugar de intentar forzar a los diminutos dispositivos a producir una aleatoriedad perfecta por sí mismos, el equipo diseñó un sistema que separa el almacenamiento de la información de la generación de la aleatoriedad. En su configuración, tres de estos diminutos dispositivos se agrupan para representar una sola pieza de conocimiento. Dos de ellos almacenan el valor promedio de ese conocimiento, mientras que el tercero actúa como una perilla de control para determinar cuánto debe fluctuar dicho valor. Crucialmente, las fluctuaciones aleatorias reales no provienen de los dispositivos en sí. En su lugar, el circuito inyecta un flujo constante y controlado de ruido blanco externo en el sistema. El tercer memristor simplemente ajusta cuánto de este ruido externo se permite pasar, sintonizando efectivamente el nivel de incertidumbre.

Los investigadores primero probaron si los memristores podían generar la aleatoriedad necesaria por sí mismos. Descubrieron que las fluctuaciones naturales dentro de los dispositivos eran inconsistentes y seguían un patrón que cambiaba con el tiempo, lo que los hacía inadecuados para la muestreo preciso requerido por el sistema. El ruido era demasiado dependiente de la historia específica del dispositivo y variaba salvajemente de un componente a otro. Al introducir la fuente de ruido externa, evitaron estas limitaciones por completo. El ruido externo proporcionaba un flujo de aleatoriedad limpio y constante que era el mismo en cada ocasión, mientras que los memristores actuaban únicamente como controles de volumen precisos. Esta separación permitió al equipo programar el valor promedio y la cantidad de incertidumbre de forma independiente, una hazaña que anteriormente era difícil de lograr con un hardware tan compacto.

Para hacer que este hardware sea útil para tareas del mundo real, el equipo desarrolló un método de entrenamiento especial que tiene en cuenta las peculiaridades físicas de su chip. Trataron las inevitables pequeñas diferencias entre los memristores individuales no como errores a corregir, sino como una parte conocida del comportamiento del sistema. Al construir un modelo que incluía estas variaciones físicas, pudieron entrenar una red neuronal para que funcionara perfectamente dentro de las restricciones del hardware real. Cuando probaron este sistema en una tarea que involucraba la clasificación de ritmos cardíacos de una base de datos médica estándar, los resultados fueron prometedores. El nuevo enfoque utilizó significativamente menos memoria que los métodos anteriores que dependían de grandes grupos de dispositivos para representar la incertidumbre. Logró mantener la precisión de las predicciones y la capacidad de estimar qué tan confiado estaba el sistema en esas prediciones. Este trabajo muestra un camino claro hacia la construcción de chips compactos y de bajo consumo energético que puedan realizar razonamientos complejos conscientes de la incertidumbre, acercándonos un paso más a un hardware que pueda pensar con el mismo matiz que el cerebro humano.

Resumen Técnico: Circuito Memristivo Consciente de la Variabilidad para el Muestreo Temporal Bayesiano Jerárquico

Declaración del Problema
Las Redes Neuronales Bayesianas (BNN) requieren hardware capaz de almacenar y muestrear pesos sinápticos probabilísticos para cuantificar la incertidumbre en la inteligencia artificial. Si bien la codificación de población —que utiliza un arreglo de dispositivos nominalmente idénticos para explotar la variabilidad de dispositivo a dispositivo (D2D)— ofrece una representación directa de la incertidumbre, incurre en una sobrecarga de memoria sustancial, ya que cada peso sináptico requiere tantos dispositivos como muestras haya. El muestreo temporal, que utiliza una única celda de bits repetidamente para generar muestras a partir de la variabilidad intrínseca de ciclo a ciclo (C2C) o de lectura a lectura (R2R), ofrece una alternativa más compacta. Sin embargo, la realización del muestreo temporal en hardware es un desafío porque las fluctuaciones intrínsecas de los memristores a menudo carecen de la controlabilidad, reproducibilidad y propiedades espectrales necesarias (específicamente, suelen ser de tipo ruido de parpadeo en lugar de ruido blanco) para una inferencia bayesiana robusta. Además, los enfoques existentes tienen dificultades para controlar de forma independiente la media y la desviación estándar de la distribución de los pesos sin los ciclos de escritura repetidos que degradan la durabilidad del dispositivo.

Metodología
Los autores proponen un circuito de codificación temporal basado en memristores que desacopla el almacenamiento de parámetros no volátiles de la generación de estocasticidad temporal. La metodología consta de tres componentes principales:

Arquitectura del Circuito:
- El sistema utiliza un demostrador de 2048 memristores (arreglo de 64×32) fabricado en el proceso de línea final (BEOL) de una tecnología CMOS de 130 nm utilizando pilas de TiN/Ti/HfOx/TiN.
- Cada peso sináptico se codifica utilizando tres dispositivos memristivos: uno para controlar el componente estocástico ( $G_\sigma$ ) y dos dispositivos diferenciales para codificar las contribuciones de la media positiva y negativa ( $G_{\mu+}$ y $G_{\mu-}$ ).
- En lugar de depender del ruido intrínseco del dispositivo, el circuito inyecta una fuente de ruido blanco generada externamente en la rama $\sigma$ . El la conductancia del memristor $G_\sigma$ actúa como una ganancia programable, controlando la frecuencia de corte de la constante de tiempo RC efectiva y, por ende, la amplitud de las fluctuaciones que llegan a la salida.
- La media ( $\mu$ ) se deriva de la diferencia entre las corrientes de las dos ramas diferenciales, mientras que la desviación estándar ( $\sigma$ ) se deriva de las fluctuaciones de la rama de inyección de ruido. La salida es procesada por un amplificador de transimpedancia de carga (CTIA) para producir muestras temporales siguiendo una distribución Gaussiana $N(\mu, \sigma^2)$ .
Caracterización de la Variabilidad Intrínseca:
- Los autores demostraron experimentalmente que la variabilidad intrínseca de los memristores (D2D, C2C y R2R) es insuficiente para el muestreo temporal. Se encontró que la variabilidad R2R era demasiado pequeña, altamente dispersa entre los dispositivos e independiente del estado de conductancia programado.
- El análisis espectral reveló que las fluctuaciones intrínsecas R2R siguen una dependencia de $1/f^\beta$ ( $\beta \approx 1$ ), característica del ruido de parpadeo (flicker noise), en lugar del espectro de ruido blanco requerido ( $\beta = 0$ ).
Aprendizaje Consciente del Hardware (Modelos Variacionales Jerárquicos):
- Para abordar la variabilidad D2D restante en los memristores que codifican $\mu$ y $\sigma$ , los autores desarrollaron un modelo probabilístico jerárquico. Tratan los pesos realizados experimentalmente no como valores deterministas, sino como "estados elípticos estocásticos" definidos por una distribución gaussiana bivariante con un vector de media $M$ y una matriz de covarianza $\Sigma$ .
- El entrenamiento se realiza mediante Modelos Variacionales Jerárquicos (HVM). Una distribución elíptica continua oculta ( $\epsilon_H$ ) sirve como la variable de optimización. En cada paso de aprendizaje, este estado continuo se proyecta sobre el estado cuantizado ( $\epsilon_Q$ ) experimentalmente realizable más cercano, proveniente de un libro de códigos discreto derivado de las mediciones del chip.
- La pérdida bayesiana y los gradientes se evalúan en el estado cuantizado $\epsilon_Q$ , asegurando que la red aprenda directamente contra las restricciones físicas y las estadísticas de incertidumbre del hardware.

Resultos Clave

Estocasticidad Controlada: La arquitectura propuesta establece con éxito una relación lineal y programable entre la conductancia del memristor $G_\sigma$ y la desviación estándar de la salida $\sigma(V_{out})$ cuando se inyecta ruido blanco externo. Sin la inyección, la relación es no monotónica y poco fiable.
Pureza Espectral: El espectro de ruido de la salida con inyección externa es aproximadamente plano ( $\beta = 0$ ), confirmando la generación de ruido blanco, mientras que el ruido intrínseco de la rama de la media permanece insignificante.
Desempeño: En la tarea de clasificación de arritmias MIT-BIH, el enfoque propuesto logra una reducción de 2.7 veces en la huella de memoria en comparación con una implementación equivalente de codificación de población.
Precisión e Incertidumbre: El entrenamiento consciente del hardware preserva la precisión de la inferencia bayesiana y las estimaciones de incertidumbre. El sistema demuestra que un número finito de muestras temporales es suficiente para recuperar la mayor parte del desempeño de clasificación y de detección de fuera de distribución (OOD), ofreciendo un compromiso controlable entre el costo de muestreo y la precisión.

Significancia y Reivindicaciones
El artículo afirma establecer una ruta para la inferencia bayesiana compacta utilizando dispositivos memristivos al separar el almacenamiento de los parámetros de la distribución de la generación de aleatoriedad temporal. La significancia radica en:

Escalabilidad: Al utilizar una sola celda por peso (con tres dispositivos para el control de parámetros) y muestreo temporal, el enfoque evita la sobrecarga de memoria de la codificación de población.
Robustez: El modelado explícito de la variabilidad del dispositivo y el uso de fuentes de ruido externas aseguran que el sistema permanezca robusto ante las no idealidades del hardware, evitando la necesidad de ciclos de escritura repetidos para dar forma a las distribuciones.
Co-diseño Hardware-Software: La integración de las estadísticas medidas experimentalmente de los dispositivos en el bucle de entrenamiento (vía HVM) permite que la red se adapte a la naturaleza estocástica específica del hardware fabricado, en lugar de intentar compensar los errores post-entrenamiento.

Los autores concluyen que esta arquitectura permite que el número de muestras estocásticas aumente con el tiempo sin incrementar la huella de memoria no volátil, abordando un cuello de botella clave para la escalabilidad del hardware bayesiano.

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