A Novel Approach for Fault Detection and Failure Analysis of CMOS Copper Metal Stacks

Cet article présente une méthode d'analyse et de détection des défauts appliquée aux capteurs de pixels monolithiques MOSS, développés pour l'expérience ALICE au CERN, afin d'identifier et de résoudre des signatures de pannes récurrentes dans les empilements métalliques en cuivre des CMOS.

L'essentiel

🏗️ Le Projet : Construire un "Murs de briques" géant

Imaginez que vous devez construire un mur de briques (le capteur) pour un télescope spatial géant (l'expérience ALICE au CERN). Ce mur doit être immense : 97 cm de long sur 26 cm de haut.

Le problème ? Les machines qui fabriquent ces "briques" (les puces électroniques) ne peuvent pas faire plus grand qu'une petite tuile de 25 cm. C'est comme essayer de peindre un tableau géant avec un pinceau qui ne fait que 10 cm de large.

La solution ? La "couture" (stitching). Les ingénieurs cousent ensemble plusieurs petites tuiles pour former une seule grande puce géante. C'est ce qu'on appelle le capteur MOSS.

🔍 Le Problème : Des courts-circuits invisibles

Lorsqu'ils ont fabriqué 24 de ces grandes puces, ils ont remarqué quelque chose de bizarre : sur presque toutes, il y avait des courts-circuits (des fils électriques qui se touchent là où ils ne devraient pas). C'est comme si, dans votre maison, l'électricité passait par les murs au lieu des prises, ce qui fait sauter les fusibles.

Le but de cet article est de raconter comment l'équipe a joué aux détectives pour trouver la cause de ces courts-circuits et comment ils les ont résolus.

🕵️‍♂️ L'Enquête : La méthode des trois étapes

Au lieu d'allumer simplement la puce (ce qui aurait pu la griller instantanément), ils ont utilisé une méthode très prudente, étape par étape :

1. Le test de résistance (Le "Tactile") : Avant même d'envoyer du courant, ils ont mesuré la résistance électrique entre les différents fils. C'est comme vérifier si un tuyau d'arrosage est bouché ou percé avant d'ouvrir le robinet. Ils ont trouvé des "trous" (des courts-circuits) sur presque toutes les puces.
2. La montée en puissance lente (Le "Rampage") : Ils ont allumé la puce très doucement, brique par brique. S'il y avait un court-circuit, le courant montait en flèche.
3. La caméra thermique (Le "Vision nocturne") : C'est ici que ça devient cool. Ils ont utilisé une caméra thermique ultra-sensible. Quand un court-circuit se produit, il chauffe, comme un fer à souder. La caméra a permis de voir exactement où se trouvait le point chaud sur la puce, même si c'était minuscule (taille d'un grain de sable).

🧩 La Révélation : Le coupable est caché dans les étages

En superposant la photo du point chaud avec le plan de la puce, ils ont fait une découverte cruciale :

• Les courts-circuits ne se produisaient pas n'importe où.
• Ils se produisaient toujours là où deux couches de métal très spécifiques (appelées M7 et M8, les deux étages les plus hauts de la "tour" de métal de la puce) passaient l'une à côté de l'autre.

L'analogie : Imaginez un gratte-ciel avec 8 étages de câbles. Les ingénieurs ont découvert que les câbles des étages 7 et 8 étaient si proches l'un de l'autre dans certaines zones qu'ils finissaient par se toucher, créant un court-circuit. Les autres étages (1 à 6) étaient parfaitement sûrs.

🔨 La Solution : Brûler le problème et réparer

Une fois le point chaud localisé, ils ont laissé passer un courant un peu plus fort. Cela a eu un effet surprenant : le court-circuit a "fondu" et s'est ouvert tout seul ! C'est ce qu'on appelle un "burn-through".

• Résultat : 89 % des puces défectueuses sont redevenues fonctionnelles après ce petit "accident" contrôlé.
• Attention : Parfois, le métal se dilate et se contracte avec la chaleur, et le court-circuit peut se reformer plus tard (comme un fil qui se reconnecte tout seul).

📝 La Conclusion : Ce que l'on a appris

Grâce à cette enquête minutieuse :

1. Ils ont trouvé la cause : C'était un problème de conception dans les deux dernières couches de métal, introduites spécifiquement pour ce projet.
2. Ils ont aidé l'usine : Ils ont envoyé ces informations à l'usine (le "foundry"). L'usine a changé ses règles de construction pour que les étages 7 et 8 ne soient plus trop proches l'un de l'autre.
3. Méthode gagnante : Ils ont prouvé que l'association d'une caméra thermique, d'une montée de courant lente et d'une analyse de plan est la meilleure façon de trouver des défauts invisibles dans les puces électroniques modernes.

En résumé : C'est l'histoire d'une équipe qui a sauvé un projet spatial géant en utilisant une caméra thermique pour repérer des étincelles microscopiques, découvrant que le problème venait d'une "mauvaise couture" entre deux couches de métal, et en proposant une solution pour que les futures puces soient parfaites.

Résumé technique

Titre : Une nouvelle approche pour la détection de défauts et l'analyse de défaillance des empilements métalliques en cuivre CMOS

1. Problématique

Dans le cadre de la mise à niveau du Système de Suivi Intérieur 3 (ITS3) pour l'expérience ALICE au CERN, il est nécessaire de fabriquer des capteurs de pixels actifs monolithiques de très grande taille (jusqu'à 97 mm × 266 mm) sur des wafers de 300 mm. Ces dimensions dépassent la taille d'un seul masque de retouche (reticle), obligeant à utiliser une technique de "couture" (stitching) pour assembler plusieurs motifs sur un même wafer.

Pour valider la faisabilité de ce processus et garantir un rendement élevé, un prototype appelé MOSS (MOnolithic Stitched Sensor) a été développé. Cependant, lors des tests de 20 wafers, des défauts récurrents (courts-circuits) ont été détectés avec des fréquences variables. La nature de ces défauts, liés à l'empilement métallique en cuivre (spécifiquement les couches supérieures M7 et M8), était inconnue et menaçait la viabilité de la production à grande échelle. L'objectif était d'identifier la racine de ces défaillances et de proposer une stratégie de mitigation.

2. Méthodologie

L'équipe a mis en place une procédure de test progressive et collaborative avec la fonderie, combinant plusieurs techniques de caractérisation avancées :

• Mesures d'impédance : Avant l'alimentation, une cartographie systématique de l'impédance entre toutes les paires de réseaux d'alimentation (28 combinaisons possibles) a été effectuée. Une résistance inférieure à 30 Ω a été classée comme un court-circuit.
• Alimentation progressive et imagerie thermique : Les réseaux d'alimentation ont été montés en tension par paliers (ramp-up) tout en surveillant les courants. Une caméra thermique haute résolution (50 µm) a été utilisée pour localiser les points chauds (hotspots) générés par les courts-circuits.
• Analyse de données et corrélation : Les coordonnées des points chauds ont été superposées à la conception du circuit (layout) pour identifier les structures métalliques impliquées. Deux hypothèses ont été testées :
  • Hypothèse A : Les courts-circuits impliquent des interactions entre les deux couches métalliques supérieures (M7 et M8).
  • Hypothèse B : Les courts-circuits impliquent une seule couche métallique.
• Validation par FIB-SEM : Des coupes transversales ont été réalisées par Faisceau d'Ions Focalisés couplé à un Microscope Électronique à Balayage (FIB-SEM) aux emplacements des défauts pour visualiser la structure physique du court-circuit.

3. Contributions Clés

• Développement d'une méthode de détection précoce : L'introduction d'une procédure de mise sous tension lente couplée à des mesures d'impédance et à une caméra thermique permet de détecter des défauts qui seraient autrement masqués ou ignorés lors d'une mise sous tension standard.
• Identification de la racine du problème : Démonstration que les défauts ne sont pas liés à la densité d'intégration globale, mais spécifiquement à des caractéristiques de conception impliquant l'interaction entre les couches métalliques M7 et M8 (introduites spécifiquement pour ce projet).
• Analyse statistique et physique : Combinaison de l'analyse statistique sur 20 wafers et de l'imagerie FIB-SEM pour prouver que les courts-circuits se forment dans les zones où M7 et M8 sont présents simultanément, souvent dans les espaces entre les matrices de pixels.

4. Résultats

• Distribution des défauts : Des courts-circuits ont été observés sur les 20 wafers testés, avec des fluctuations importantes d'un wafer à l'autre (facteur 10). Les défauts concernent uniquement certaines combinaisons de réseaux d'alimentation (AVDD, DVDD, AVSS, DVSS, PSUB) et non les réseaux "Backbone" ou d'E/S.
• Corrélation avec le layout : L'analyse a confirmé l'Hypothèse A avec une précision de 94 % (sur une fenêtre de résolution de 100 µm) et jusqu'à 99 % avec un ajustement mineur. Les défauts correspondent à des zones où les couches M7 et M8 sont présentes, sans corrélation avec la densité de lignes.
• Phénomène de "Burn-through" : Environ 34,2 % des unités (HU) présentaient un court-circuit transitoire qui a été "brûlé" (disparu) lors de la montée en tension, permettant un fonctionnement ultérieur du capteur. 89 % des unités avec des courts-circuits ont pu être opérationnalisées après ce phénomène. Cependant, certains courts-circuits brûlés ont été observés se reconnecter, probablement dû à l'expansion/contraction thermique locale.
• Preuve physique : L'imagerie FIB-SEM a révélé des structures de connexion en cuivre (confirmé par spectroscopie EDS) entre les couches M7 et M8, et la formation de cavités après le "burn-through".

5. Signification et Impact

• Pour le projet ALICE ITS3 : Cette analyse a permis à la fonderie de mettre en œuvre une stratégie de mitigation, incluant la révision des règles de conception (design rules), pour éliminer ce mode de défaillance dans les futures productions de capteurs.
• Pour l'industrie des semi-conducteurs : L'article démontre l'efficacité d'une approche multidisciplinaire (mesures électriques, imagerie thermique, analyse statistique et microscopie électronique) pour diagnostiquer des défauts complexes dans les technologies CMOS avancées (65 nm).
• Méthodologie reproductible : La procédure décrite (mesure d'impédance préalable + ramp-up lent + caméra thermique) est présentée comme une méthode puissante et généralisable pour l'analyse de défauts racine dans les dispositifs CMOS à interconnexions avancées, évitant la perte de rendement due à des défauts non détectés lors des tests standards.

En conclusion, ce travail a permis de transformer un problème de rendement critique en une opportunité d'optimisation du processus de fabrication, assurant la fiabilité des futurs capteurs monolithiques de grande taille pour la physique des hautes énergies.