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Enabling AI ASICs for Zero Knowledge Proof

यह शोध पत्र MORPH को प्रस्तुत करता है, जो एक हार्डवेयर-जागरूक जटिलता मॉडल का उपयोग करके ज़ीरो-नॉलेज प्रूफ कर्नेल को पुनर्गठित करने वाला एक ढांचा है ताकि TPUs जैसे AI ASICs पर कुशल निष्पादन सक्षम किया जा सके, जो MXU-केंद्रित अंकगणित और अनुकूलित डेटाफ्लो लेआउट के माध्यम से NTT ऑपरेशन्स में 10 गुना तक थ्रूपुट सुधार प्राप्त करता है।

मूल लेखक: Jianming Tong, Jingtian Dang, Simon Langowski, Tianhao Huang, Asra Ali, Jeremy Kun, Jevin Jiang, Srinivas Devadas, Tushar Krishna

प्रकाशित 2026-04-21

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CC BY 4.0

मूल लेखक: Jianming Tong, Jingtian Dang, Simon Langowski, Tianhao Huang, Asra Ali, Jeremy Kun, Jevin Jiang, Srinivas Devadas, Tushar Krishna

मूल पेपर CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) के तहत लाइसेंस किया गया है। ✨ नीचे दिए गए पेपर की यह व्याख्या AI से तैयार की गई है। इसे लेखकों ने न तो लिखा है, न इसका समर्थन किया है। तकनीकी सटीकता के लिए मूल पेपर देखें। पूरा डिस्क्लेमर पढ़ें

यहाँ "Enabling AI ASICs for Zero Knowledge Proof" शोध पत्र का सरल भाषा और रचनात्मक उपमाओं (analogies) के साथ हिंदी अनुवाद दिया गया है।

बड़ी तस्वीर: "गुप्त गणित" की समस्या

कल्पना कीजिए कि आप एक बहुत बड़ा बैंक चला रहे हैं जिसे अपने ग्राहकों को यह साबित करने की आवश्यकता है कि एक लेनदेन सही ढंग से हुआ है, लेकिन बिना ग्राहक का नाम या राशि प्रकट किए। इसे जीरो-नॉलेज प्रूफ (ZKP) कहा जाता है।

इसे करने के लिए, बैंक का कंप्यूटर ("प्रूवर") अविश्वसनीय रूप से कठिन गणितीय पहेलियों को हल करता है। दो विशिष्ट पहेलियाँ लगभग सारा समय ले लेती हैं:

MSM (मल्टी-स्केलर मल्टीप्लिकेशन): यह एक विशाल संख्या की सूची को एक मानचित्र पर बिंदुओं की एक विशाल सूची के साथ बार-बार गुणा करने जैसा है।
NTT (नंबर-थ्योरेटिक ट्रांसफॉर्म): यह एक लंबे गीत को तुरंत उसके व्यक्तिगत संगीत नोट्स (फ्रीक्वेंसी) में तोड़ने जैसा है ताकि यह जांचा जा सके कि धुन सही है या नहीं।

समस्या: ये पहेलियाँ इतनी भारी हैं कि इन्हें मानक कंप्यूटरों पर हल करने में घंटों लग जाते हैं। इस कारण ZKP रोज़मर्रा के उपयोग (जैसे फोटो या ब्लॉकचेन लेनदेन को सत्यापित करना) के लिए बहुत धीमा और महंगा हो जाता है।

समाधान: शोधकर्ताओं ने MORPH बनाया है, जो एक नया सिस्टम है। यह शक्तिशाली AI चिप्स (विशेष रूप से गूगल के TPUs) को इन पहेलियों को बहुत तेज़ी से हल करने में सक्षम बनाता है।

उपमा: फैक्ट्री बनाम असेंबली लाइन

यह समझने के लिए कि यह कठिन क्यों है, दो अलग-अलग प्रकार की फैक्ट्रियों की कल्पना करें:

सामान्य फैक्ट्री (GPUs/CPUs): इस फैक्ट्री में कई कुशल कर्मचारी होते हैं जो लगभग कुछ भी कर सकते हैं। वे जटिल, अस्त-व्यस्त कार्यों को संभालने में माहिर हैं जहाँ हर चरण अलग होता है। वे लचीले हैं लेकिन एक ही चीज़ को लाखों बार करने में बहुत तेज़ नहीं हैं।
AI फैक्ट्री (TPUs): यह फैक्ट्री बड़े पैमाने पर उत्पादन (mass production) के लिए बनाई गई है। इसमें एक विशाल, सुपर-फास्ट कन्वेयर बेल्ट (MXU) है जिसे एक विशिष्ट कार्य करने के लिए डिज़ाइन किया गया है: संख्याओं के विशाल ग्रिड (मैट्रिक्स) को एक साथ गुणा करना। यह अविश्वसनीय रूप से तेज़ और ऊर्जा-कुशल है, लेकिन यह कठोर है। यदि आप इसे कोई अव्यवस्थित, अनियमित कार्य देने की कोशिश करते हैं, तो यह अटक जाता है क्योंकि यह "अव्यवस्था" को संभाल नहीं पाता।

टकराव: ZKP का गणित अव्यवस्थित होता है। इसमें विशाल संख्याएँ (सैकड़ों बिट्स लंबी) शामिल होती हैं और डेटा को लगातार "पुनर्व्यवस्थित" करने की आवश्यकता होती है। AI फैक्ट्री (TPU) गणित के मामले में तो बेहतरीन है लेकिन पुनर्व्यवस्था के मामले में बहुत खराब है। यदि आप पुराने ZKP कोड को TPU में लगाते हैं, तो यह 30 गुना धीमा हो जाता है क्योंकि कर्मचारी गणित करने के बजाय कागज़ात इधर-उधर व्यवस्थित करने में अपना सारा समय बिता देते हैं।

MORPH इसे कैसे ठीक करता है: दो-चरणीय जादू

MORPH टीम को समझ आया कि वे केवल पुराने कोड को नई मशीन पर नहीं थोप सकते। उन्हें मशीन की ताकत के अनुरूप वर्कफ़्लो को फिर से डिज़ाइन करना था। उन्होंने इसे दो तरीकों से किया:

1. अंकगणितीय सुधार: "अनुवाद परत" (The Translation Layer)

समस्या: ZKP गणित में विशाल संख्याओं (जैसे 377 बिट्स लंबी) का उपयोग होता है। TPU का कन्वेयर बेल्ट केवल छोटी संख्याओं (8 या 32 बिट्स) को समझता है। पुराना तरीका एक 500 पाउंड के पत्थर को छोटे-छोटे कंकड़ों में तोड़ने, उन्हें एक-एक करके ले जाने और फिर उन्हें वापस जोड़ने जैसा था। यह धीमा है और इसमें बहुत अधिक "गोंद" (carry chains) की आवश्यकता होती है।

MORPH का समाधान: उन्होंने एक अनुवाद परत (RNS Lazy Reduction) का आविष्कार किया।

उपमा: पत्थर को ले जाने के बजाय, उन्होंने इसे एक विशेष, बड़े आकार के शिपिंग कंटेनर में रखा जो कन्वेयर बेल्ट पर पूरी तरह फिट बैठता है।
वे गणित की विशाल, अव्यवस्थित समस्या को एक ऐसे प्रारूप में बदलते हैं जो छोटी संख्याओं के एक विशाल ग्रिड जैसा दिखता है।
अब, TPU का सुपर-फास्ट कन्वेयर बेल्ट बिना कुछ भी जोड़े (glue) पूरे ग्रिड को एक बार में प्रोसेस कर सकता है।
परिणाम: यह एक धीमी, चरण-दर-चरण प्रक्रिया को एक विशाल, समानांतर दौड़ (parallel sprint) में बदल देता है। यह गणित के हिस्से के लिए 90 गुना तेज़ है।

2. डेटाफ्लो सुधार: "स्थिर गोदाम" (The Stationary Warehouse)

समस्या: पुराने ZKP एल्गोरिदम के लिए कंप्यूटर को लगातार रुकने, डेटा को इधर-उधर करने और उसे पुनर्गठित करने की आवश्यकता होती है (जैसे एक लाइब्रेरियन जो अगली किताब खोजने के लिए लगातार किताबों को अलग-अलग अलमारियों में स्थानांतरित करता रहता है)। TPU पर, यह "शफलिंग" (डेटा को इधर-उधर करना) सबसे बड़ी बाधा है। यह एक ऐसी फेरारी की तरह है जो अपना 90% समय ट्रैफिक में फंसी रहती है।

MORPH का समाधान: उन्होंने वर्कफ़्लो को लेआउट-स्टेशनरी (Layout-Stationary) बनाने के लिए इसे फिर से डिज़ाइन किया।

उपमा: एक ऐसे गोदाम की कल्पना करें जहाँ बक्से पहले से ही छाँटकर रखे गए हैं और ठीक वहीं रखे गए हैं जहाँ रोबोटिक हाथ को उनकी आवश्यकता है। रोबोट को बक्सों को इधर-उधर करने की ज़रूरत नहीं पड़ती; वह बस उन्हें पकड़ता है और काम करता है।
उन्होंने LS-PPG (MSM पहेली के लिए) और एक 5-स्टेप NTT (फ्रीक्वेंसी पहेली के लिए) नामक एक नई विधि विकसित की।
ये विधियाँ सुनिश्चित करती हैं कि एक बार डेटा लोड हो जाने के बाद, वह TPU द्वारा प्रोसेस किए जाने तक अपनी आदर्श स्थिति में बना रहे। अब कोई शफलिंग या ट्रैफिक जाम नहीं होगा।
परिणाम: TPU अपना लगभग 100% समय गणित करने में बिताता है, न कि डेटा को इधर-उधर ले जाने में।

परिणाम: एक स्पीड डेमन (गति का दैत्य)

इन दोनों सुधारों को मिलाकर, MORPH ने TPU को एक ZKP सुपरकंप्यूटर में बदल दिया।

गति: "फ्रीक्वेंसी" पहेली (NTT) के लिए, TPU अब मौजूदा सर्वोत्तम प्रणालियों (जैसे NVIDIA GPU) की तुलना में 10 गुना तेज़ है।
दक्षता: यह समान कार्य करने के लिए बहुत कम ऊर्जा का उपयोग करता है।
स्केलेबिलिटी: जैसे-जैसे गणित कठिन होता जाता है (बड़ी संख्याएँ), TPU अन्य चिप्स की तुलना में उतना धीमा नहीं होता है।

मुख्य निष्कर्ष

MORPH को एक परम एडॉप्टर (adapter) के रूप में देखें। इसने AI के लिए बनी एक मशीन (गूगल के TPU) को लिया और इसे "गुप्त गणित" (ZKPs) के लिए दुनिया की सबसे अच्छी मशीन बनाने के लिए फिर से तैयार किया।

पहले: एक फॉर्मूला 1 कार को कच्ची सड़क पर चलाने की कोशिश करना (धीमा, ऊबड़-खाबड़, अक्षम)।
बाद में: MORPH ने उस कार के लिए विशेष रूप से एक आदर्श हाईवे बना दिया। अब, यह ट्रैक पर सबसे तेज़ वाहन है।

यह सफलता यह सुनिश्चित करती है कि भविष्य में, हम जटिल गणनाओं (जैसे निजी ब्लॉकचेन लेनदेन या सुरक्षित AI प्रोसेसिंग) को घंटों के बजाय सेकंडों में सत्यापित कर सकेंगे, जिससे गोपनीयता-संरक्षण तकनीक सभी के लिए व्यावहारिक बन जाएगी।

यहाँ पेपर "Enabling AI ASICs for Zero Knowledge Proof" (MORPH) का विस्तृत तकनीकी सारांश दिया गया है।

1. समस्या विवरण (Problem Statement)

जीरो नॉलेज प्रूफ (ZKPs) स्केलेबल ब्लॉकचेन और सत्यापन योग्य गणना (verifiable computation) के लिए महत्वपूर्ण हैं, लेकिन इनका उपयोग 'प्रूवर' (prover) की अत्यधिक लागत और विलंबता (latency) के कारण बाधित हो रहा है। प्रूवर का रनटाइम दो मुख्य कर्नेल द्वारा नियंत्रित होता है:

मल्टी-स्केलर मल्टीप्लिकेशन (MSM): यह लगभग 70% विलंबता के लिए जिम्मेदार है।
नंबर-थ्योरेटिक ट्रांसफॉर्म (NTT): यह लगभग 20–30% विलंबता के लिए जिम्मेदार है।

जबकि गूगल के TPUs जैसे AI ASICs भारी मैट्रिक्स थ्रूपुट और GPUs की तुलना में बेहतर ऊर्जा दक्षता प्रदान करते हैं, मौजूदा ZKP एल्गोरिदम (जो GPUs/FPGAs के लिए अनुकूलित हैं) TPUs पर खराब प्रदर्शन करते हैं। यह पेपर इस अक्षमता के दो प्राथमिक कारणों की पहचान करता है:

अरिथमेटिक मिसमैच (Arithmetic Mismatch): ZKPs को बड़े प्राइम फील्ड्स (256–753 बिट्स) पर मॉड्यूलर अरिथमेटिक की आवश्यकता होती है, लेकिन TPUs मूल रूप से लो-प्रिसिजन (8/16/32-बिट) का समर्थन करते हैं। पारंपरिक एल्गोरिदम अनुक्रमिक कैरिय प्रोपेगेशन (carry propagation) श्रृंखलाओं (जैसे रेडिक्स मोंटगोमरी रिडक्शन) पर निर्भर करते हैं, जो TPUs पर अक्षम हैं क्योंकि उन्हें सूक्ष्म डेटा शेफ़लिंग की आवश्यकता होती है जिसे हार्डवेयर प्रभावी ढंग से पैरेलल नहीं कर सकता।
डेटाफ्लो मिसमैच (Dataflow Mismatch): स्टेट-ऑफ-द-आर्ट (SotA) एल्गोरिदम में TPU के मोटे-दाने वाले (coarse-grained) वेक्टर रजिस्टरों (VRegs) के साथ डेटा को संरेखित करने के लिए बार-बार लेआउट ट्रांसफॉर्मेशन (शफल, ट्रांसपोज़) शामिल होते हैं। ये रूपांतरण भारी विलंबता उत्पन्न करते हैं जो पारंपरिक जटिलता मॉडल (Big-O) में अदृश्य होते हैं, लेकिन AI ASICs पर निष्पादन समय (execution time) पर हावी होते हैं।

2. कार्यप्रणाली: MORPH फ्रेमवर्क (Methodology: The MORPH Framework)

लेखक MORPH प्रस्तावित करते हैं, जो AI ASICs के लिए ZKP कर्नेल को व्यवस्थित रूप से पुनर्गठित करने वाला पहला फ्रेमवर्क है। यह एक नया जटिलता मॉडल पेश करता है और अरिथमेटिक और डेटाफ्लो दोनों स्तरों पर अनुकूलन लागू करता है।

A. नया जटिलता मॉडल: Big- $T$

यह पेपर Big- $T$ जटिलता पेश करता है, जो एक हार्डवेयर-जागरूक मीट्रिक है जो Big-O का विस्तार करता है।

Big-O की सीमा: यह विषम बाधाओं (heterogeneous bottlenecks) और लेआउट ट्रांसफॉर्मेशन की लागत को अनदेखा करता है।
Big- $T$ की परिभाषा: यह निष्पादन समय को निम्नलिखित के अधिकतम (maximum) के रूप में मापता है:
1. प्रत्येक विषम इकाई के पैरेललिज्म द्वारा विभाजित कार्य ( $W_k / P_k$ )।
2. लेआउट ट्रांसफॉर्मेशन और मेमोरी एक्सेस की विलंबता ($Mem$)।
अंतर्दृष्टि (Insight): Big- $T$ प्रकट करता है कि TPUs पर, बाधा अक्सर कंप्यूट थ्रूपुट नहीं, बल्कि अनुक्रमिक शफल-बाउंड कैरी प्रोपेगेशन और लेआउट पुनर्गठन है।

B. अरिथमेटिक ऑप्टिमाइज़ेशन: MXU-सेंट्रिक RNS लेजी रिडक्शन

अनुक्रमिक कैरी श्रृंखलाओं को समाप्त करने के लिए, MORPH मॉड्यूलर अरिथमेटिक को पुनर्गठित करता है:

विस्तारित RNS फील्ड: सीधे प्राइम फील्ड $\mathbb{F}_M$ में अंकगणित करने के बजाय, MORPH तत्वों को एक बड़े, नॉन-प्राइम फील्ड $\mathbb{F}_Q$ में मैप करता है जो रेसिड्यू नंबर सिस्टम (RNS) का समर्थन करता है।
लेजी रिडक्शन (Lazy Reduction): मॉड्यूलर गुणन को स्वतंत्र 32-बिट वेक्टर गुणन (बिना कैरी प्रोपेगेशन के) में विघटित किया जाता है।
मैट्रिक्स-ओरिएंटेड रिडक्शन: इसके बाद के मॉड्यूलर रिडक्शन (RNS पुनर्निर्माण $\to$ mod $M$ $\to$ RNS अपघटन) को एक लो-प्रिसिजन डेंस मैट्रिक्स मल्टीप्लिकेशन (GEMM) और वेक्टराइज्ड ऑपरेशंस में बदल दिया जाता है।
परिणाम: यह बाधा को अनुक्रमिक कैरी श्रृंखलाओं (XLU-बाउंड) से हटाकर समानांतर मैट्रिक्स मल्टीप्लिकेशन (MXU-बाउंड) में स्थानांतरित कर देता है, जिससे पारंपरिक रेडिक्स मोंटगोमरी रिडक्शन की तुलना में 90 $\times$ स्पीडअप प्राप्त होता है।

C. डेटाफ्लो ऑप्टिमाइज़ेशन: लेआउट-स्टेशनरी एल्गोरिदम

MORPH डेटा मूवमेंट और लेआउट परिवर्तनों को कम करने के लिए डेटाफ्लो को पुनर्गठित करता है:

MSM के लिए (LS-PPG): लेखक लेआउट-स्टेशनरी पिपरिंगन (LS-PPG) प्रस्तावित करते हैं।
- यह "प्रीसॉर्टिंग" (Presorting) और "बकेट एक्युमुलेशन" (Bucket Accumulation) चरणों के बीच एक एकीकृत शार्डिंग और लेआउट रणनीति लागू करता है।
- यह इंटर-TPU संचार और इंट्रा-TPU लेआउट पुनर्गठन (शफल/ट्रांसपोज़) को समाप्त करता है।
- यह प्रीसॉर्टिंग को बकेट एक्युमुलेशन के साथ फ्यूज करता है, जिससे पॉइंट्स को ऑफ-चिप HBM में वापस लिखे बिना तुरंत उपभोग किया जा सकता है।
NTT के लिए (5-स्टेप NTT):
- जबकि एक 3-स्टेप NTT मौजूद है, बड़े समस्या आकार के लिए यह अभी भी उच्च मेमोरी स्पैन का कारण बनता है।
- MORPH एक 5-स्टेप NTT पेश करता है, जो 3-स्टेप संस्करण के रो-वाइज़ (row-wise) NTT को छोटे कारकों ( $R_1, R_2, C$ ) के ऊपर एक 3-स्टेप संरचना में पुनरावर्ती रूप से विभाजित करता है।
- यह उच्च MXU उपयोगिता बनाए रखते हुए प्रभावी MXU स्पैन और पैरामीटर स्टोरेज आवश्यकताओं को कम करता है।

3. प्रमुख योगदान (Key Contributions)

Big- $T$ जटिलता: एक नवीन मीट्रिक जो विषम कंप्यूट स्पैन और लेआउट ट्रांसफॉर्मेशन लागत के प्रभाव को मापता है, जो AI ASICs पर ZKP डिजाइनों का विश्लेषण करने का एक सिद्धांत प्रदान करता है।
MXU-सेंट्रिक RNS लेजी रिडक्शन: एक तकनीक जो हाई-प्रिसिजन मॉड्यूलर अरिथमेटिक को डेंस लो-प्रिसिजन GEMMs में बदल देती है, जिससे कैरी श्रृंखलाएं समाप्त हो जाती हैं और SotA रेडिक्स डीकंपोज्ड मोंटगोमरी रिडक्शन की तुलना में 90 $\times$ स्पीडअप प्राप्त होता है।
LS-PPG और 5-स्टेप NTT: डेटाफ्लो एल्गोरिदम जो इंटर-डिवाइस संचार से बचते हैं और इंट्रा-डिवाइस लेआउट पुनर्गठन को न्यूनतम करते हैं।
- LS-PPG: TPUs पर SotA MSM की तुलना में 5.8 $\times$ स्पीडअप प्रदान करता है।
- 5-स्टेप NTT: पैरामीटर स्टोरेज ओवरफ्लो को कम करता है और बड़े डिग्री के लिए थ्रूपुट में सुधार करता है।
पहला TPU-आधारित ZKP एक्सेलेरेटर: पहला फ्रेमवर्क जो TPUs को ZKP कर्नेल के लिए एक व्यवहार्य, उच्च-थ्रूपुट प्लेटफॉर्म के रूप में सक्षम बनाता है।

4. प्रयोगात्मक परिणाम (Experimental Results)

फ्रेमवर्क को JAX में लागू किया गया था और Google TPUv6e पर मूल्यांकित किया गया था (NVIDIA V100 के बिजली खपत के स्तर तक स्केल किया गया)।

थ्रूपुट लाभ (Throughput Gains):
- NTT: MORPH, 753-बिट NTTs के लिए GZKP (SotA GPU कार्यान्वयन) की तुलना में 10 $\times$ अधिक थ्रूपुट प्राप्त करता है।
- MSM: संरचनात्मक चुनौतियों के बावजूद, MORPH 753-बिट MSM के लिए GZKP के बराबर थ्रूपुट (तकनीकी रूप से 1.2 $\times$ ) प्राप्त करता है।
स्केलेबिलिटी (Scalability):
- प्रिसिजन स्केलिंग: जैसे-जैसे मॉडुलस का आकार 256-बिट से बढ़कर 753-बिट होता है, लंबी कैरी श्रृंखलाओं के कारण GPU लेटेंसी 6–7 $\times$ बढ़ जाती है। इसके विपरीत, TPU लेटेंसी केवल 1.3–3 $\times$ बढ़ती है क्योंकि RNS अरिथमेटिक MXU के साथ कुशलतापूर्वक मैप होता है।
- बैच साइज: बैच साइज बढ़ने (128 तक) के साथ प्रदर्शन में काफी सुधार होता है, जो TPU के VRegs और MXU का पूर्ण उपयोग करता है।
एब्लेशन स्टडी (Ablation Study):
- केवल अरिथमेटिक ऑप्टिमाइज़ेशन ने MSM के लिए 50–90 $\times$ लेटेंसी में कमी प्रदान की।
- डेटाफ्लो ऑप्टिमाइज़ेशन ने MSM के लिए अतिरिक्त 3.1 $\times$ स्पीडअप प्रदान किया।

5. महत्व (Significance)

यह कार्य ZKP त्वरण (acceleration) के प्रतिमान को मौलिक रूप से बदल देता है:

AI ASICs एक SotA प्लेटफॉर्म के रूप में: यह प्रदर्शित करता है कि AI ASICs (विशेष रूप से TPUs), जिन्हें प्रिसिजन और डेटाफ्लो बाधाओं के कारण पहले ZKP वर्कलोड के लिए अनुपयुक्त माना जाता था, यदि सही ढंग से पुनर्गठित किया जाए तो वास्तव में हाई-प्रिसिजन ZKP कर्नेल के लिए GPUs से बेहतर प्रदर्शन कर सकते हैं।
ऊर्जा दक्षता: TPUs के विशाल पैरेललिज्म और ऊर्जा दक्षता का लाभ उठाकर, MORPH अधिक टिकाऊ और स्केलेबल सत्यापन योग्य गणना की ओर एक मार्ग प्रदान करता है।
सामान्यीकरण योग्य फ्रेमवर्क: Big- $T$ मॉडल और "लेआउट-स्टेशनरी" निष्पादन की रणनीति अन्य अनियमित, उच्च-प्रिसिजन एल्गोरिदम को आधुनिक विषम AI हार्डवेयर पर पोर्ट करने के लिए एक ब्लूप्रिंट प्रदान करती है।

निष्कर्षतः, MORPH ZKPs की गणितीय आवश्यकताओं और AI ASICs की संरचनात्मक शक्तियों के बीच के अंतर को पाटता है, जिससे TPUs को हाई-प्रिसिजन NTT के लिए एक अग्रणी प्लेटफॉर्म और MSM के लिए एक प्रतिस्पर्धी विकल्प बनाया गया है।