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Lattice surgery for near-term experimental logical qubit entanglement creation in planar architectures

यह शोध पत्र सुपरकंडक्टिंग क्वबिट आर्किटेक्चर के लिए एक लैटिस सर्जरी-आधारित लॉजिकल टेलीपोर्टेशन प्रोटोकॉल का विवरण देता है, जो प्रारंभिक फॉल्ट-टोलरेंट क्वांटम कंप्यूटिंग में एंटैंगलिंग लॉजिकल क्वबिट्स के लिए निकट-अवधि सुधारों को प्रदर्शित करने हेतु मॉडुलैरिटी बाधाओं का विश्लेषण करता है और इंटरफ़ेस आकार एवं निर्णय तर्क (डिसीजन लॉजिक) को अनुकूलित करता है।

मूल लेखक: Lukas Bödeker, Áron Márton, Luis Colmenarez, Ilya Besedin, Andreas Wallraff, Markus Müller

प्रकाशित 2026-06-16

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CC BY 4.0

मूल लेखक: Lukas Bödeker, Áron Márton, Luis Colmenarez, Ilya Besedin, Andreas Wallraff, Markus Müller

मूल पेपर CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/) के तहत लाइसेंस किया गया है। ✨ नीचे दिए गए पेपर की यह व्याख्या AI से तैयार की गई है। इसे लेखकों ने न तो लिखा है, न इसका समर्थन किया है। तकनीकी सटीकता के लिए मूल पेपर देखें। पूरा डिस्क्लेमर पढ़ें

कल्पना कीजिए कि आप एक शोर-शराबे वाली, अराजक इमारत में एक कमरे से दूसरे कमरे में एक नाजुक, गुप्त संदेश भेजने की कोशिश कर रहे हैं। क्वांटम कंप्यूटिंग की दुनिया में, ये "कमरे" लॉजिकल क्यूबिट्स (सूचना की रक्षा करने के लिए मिलकर काम करने वाले भौतिक क्यूबिट्स के समूह) हैं, और "शोर" वह निरंतर हस्तक्षेप है जो त्रुटियों (errors) का कारण बनता है।

यह पेपर एक विशिष्ट विधि के लिए एक विस्तृत ब्लूप्रिंट की तरह है जिसे लैटिस सर्जरी (Lattice Surgery) कहा जाता है। यह बताता है कि एक सुपरकंडक्टिंग चिप का उपयोग करके एक लॉजिकल क्यूबिट से दूसरे लॉजिकल क्यूबिट तक क्वांटम अवस्था (quantum state) को कैसे स्थानांतरित किया जाए (एक प्रक्रिया जिसे टेलीपोर्टेशन कहा जाता है), जबकि संदेश को सुरक्षित रखा जाए।

यहाँ उनके कार्य का सरल उपमाओं (analogies) का उपयोग करके विवरण दिया गया है:

1. सेटअप: दो द्वीप और एक पुल

अपने क्वांटम कंप्यूटर को छोटे द्वीपों (भौतिक क्यूबिट्स) के ग्रिड के रूप में सोचें। उपयोगी कार्य करने के लिए, आप इन द्वीपों को दो बड़े "सुपर-द्वीपों" (लॉजिकल क्यूबिट्स) में समूहित करते हैं।

समस्या: आप एक सुपर-द्वीप A से सुपर-द्वीप B तक एक गुप्त अवस्था को स्थानांतरित करना चाहते हैं। लेकिन आप अवस्था को सीधे ऊपर नहीं उड़ा सकते; द्वीप एक अंतराल (gap) द्वारा अलग हैं।
समाधान (लैटिस सर्जरी): लंबे पुल बनाने के बजाय, आप दोनों द्वीपों के बीच "हेल्पर" क्यूबिट्स की एक छोटी पंक्ति रखकर दोनों द्वीपों को अस्थायी रूप से जोड़ देते हैं। आप कनेक्शन बनाने के लिए इन हेल्पर्स को मापते हैं (measure), सूचना को स्थानांतरित करते हैं, और फिर कनेक्शन को वापस काट देते हैं। यही "सर्जरी" है।

2. प्रयोग: "सरफेस-41" चिप

लेखकों ने इस विचार का परीक्षण एक विशिष्ट, छोटे पैमाने के डिज़ाइन पर किया जिसे वे सरफेस-41 चिप कहते हैं।

कल्पना करें कि दो छोटे वर्ग (प्रत्येक 17 क्यूबिट से बना, जिसे "सरफेस-17" कहा जाता है) अगल-बगल में रखे हुए हैं।
उनके बीच, वे 3 अतिरिक्त क्यूबिट की एक संकीर्ण पट्टी रखते हैं।
यह पूरा सेटअप (17 + 3 + 17 = 37, साथ ही कुछ और माप के लिए) उनका टेस्टबेड है। उन्होंने सिम्युलेशन के माध्यम से परीक्षण किया कि यह सेटअप कितनी अच्छी तरह काम करता है, जिसमें ETH ज्यूरिख के वास्तविक प्रयोगों से ली गई त्रुटि दर (error rates) का उपयोग किया गया।

3. बड़ा सवाल: हमें कितनी "सर्जरी" की आवश्यकता है?

यह पेपर इस प्रक्रिया को अधिक कुशल बनाने के दो मुख्य तरीकों की खोज करता है:

A. "आलसी" बनाम "सख्त" दृष्टिकोण (मॉड्यूलरिटी)

आमतौर पर, यह सुनिश्चित करने के लिए कि संदेश दूषित न हो, आप काम की लगातार जाँच करते हैं।

सख्त तरीका (पूर्णतः मॉड्यूलर): आप हर एक चरण (इनिशियलाइज़िंग, मर्जिंग, स्प्लिटिंग) के बाद काम की पूरी जाँच करते हैं। यह एक शिक्षक द्वारा छात्र के होमवर्क को हर एक वाक्य लिखने के बाद जाँचने जैसा है। यह बहुत सुरक्षित है, लेकिन इसमें बहुत समय लगता है।
"आलसी" तरीका (डिप्लीटेड): आप केवल तभी काम की जाँच करते हैं जब अंतिम परिणाम सही होने के लिए आवश्यक हो। यदि पिछले चेक अच्छे दिख रहे थे, तो आप कुछ मध्यवर्ती जाँचों को छोड़ देते हैं।
परिणाम: लेखकों ने पाया कि संदेश को सुरक्षित रखने में "आलसी" तरीका वास्तव में दोगुना बेहतर है। अनावश्यक जाँचों को छोड़कर, क्यूबिट्स कम समय के लिए "खाली बैठे" (idling) रहते हैं, और यही वह समय है जब उनके दूषित होने की संभावना सबसे अधिक होती है।

B. "स्मार्ट" दृष्टिकोण (एडेप्टिव लॉजिक)

यह एक ट्रैफिक लाइट की तरह है जो वास्तविक समय के ट्रैफिक के आधार पर बदलती है।

मानक तरीका: आप हमेशा जाँचों का एक पूर्ण सेट चलाते हैं, भले ही पहले वाले ने सब कुछ ठीक बताया हो।
एडेप्टिव तरीका: आप पहला चेक चलाते हैं। यदि यह कहता है "सब ठीक है," तो आप दूसरे चेक को छोड़ देते हैं। यदि यह कहता है "समस्या है," तो आप दूसरा चेक चलाते हैं।
चुनौती: इसके लिए, कंप्यूटर को तेज़ी से सोचना होगा। उसे पहले चेक के परिणाम को प्रोसेस करना होगा और निर्णय लेना होगा कि आगे क्या करना है। इसमें समय (जिसे लेटेंसी कहा जाता है) लगता है।
परिणाम: यह "स्मार्ट" दृष्टिकोण केवल तभी बहुत अच्छा काम करता है जब कंप्यूटर पर्याप्त तेज़ हो। यदि निर्णय लेने में बहुत अधिक समय लगता है (वर्तमान हार्डवेयर के लिए लगभग 200 नैनोसेकंड से अधिक), तो क्यूबिट्स बहुत लंबे समय तक खाली बैठे रहते हैं, और शोर संदेश को खराब कर देता है। हालांकि, यदि हार्डवेयर तेज़ है, तो यह विधि सफलता दर में लगभग 10% का सुधार कर सकती है।

4. "पुल की चौड़ाई" की खोज

लेखकों ने यह भी पूछा: "क्या होगा यदि हम द्वीपों के बीच के पुल को चौड़ा कर दें? शायद बीच में अधिक क्यूबिट जोड़ने से कनेक्शन मजबूत होगा?"

उपमा: कल्पना करें कि दो चट्टानों के बीच एक पुल बना रहे हैं। आप सोच सकते हैं कि अधिक तख्तों वाला एक चौड़ा पुल अधिक सुरक्षित होगा।
निष्कर्ष: क्वांटम कंप्यूटिंग में, चौड़ा होना बुरा है। बीच में हर अतिरिक्त क्यूबिट एक और जगह है जहाँ त्रुटि (error) हो सकती है। सिम्युलेशन ने दिखाया कि गैप में अधिक क्यूबिट जोड़ने से हमेशा विफलता की संभावना बढ़ जाती है।
निष्कर्ष: सबसे अच्छी रणनीति यह है कि गैप को यथासंभव संकीर्ण (केवल एक कॉलम क्यूबिट) रखा जाए।

5. भविष्य का दृष्टिकोण

यह पेपर निष्कर्ष निकालता है कि निकट भविष्य में इन क्वांटम कंप्यूटरों को विश्वसनीय रूप से काम करने के लिए:

हमें बड़े, अधिक जटिल चिप्स तक स्केल करने के लाभ देखने के लिए हार्डवेयर की भौतिक त्रुटि दर को लगभग 45% (0.55 का कारक) कम करने की आवश्यकता है।
हमें लॉजिकल क्यूबिट्स के बीच यथासंभव संकीर्ण कनेक्शन का उपयोग करना चाहिए।
हमें "डिप्लीटेड" (कम बार) चेकिंग और "एडेप्टिव" (स्मार्ट) लॉजिक का उपयोग करना चाहिए, बशर्ते हमारे कंट्रोल इलेक्ट्रॉनिक्स इतना तेज़ हो कि वे तालमेल बिठा सकें।

संक्षेप में: यह पेपर दो क्यूबिट समूहों के बीच क्वांटम सूचना स्थानांतरित करने की एक रेसिपी प्रदान करता है। यह तर्क देता है कि इसे करने का सबसे कुशल तरीका कनेक्शन को संकीर्ण रखना, अनावश्यक सुरक्षा जाँचों को छोड़ना और स्मार्ट, रीयल-टाइम निर्णय लेना है—लेकिन केवल तभी जब आपका कंप्यूटर उन निर्णयों को इतनी तेज़ी से ले सके कि शोर से बचा जा सके।

तकनीकी सारांश: प्लेनर आर्किटेक्चर में निकट-अवधि प्रयोगात्मक लॉजिकल क्यूबिट एंटैंगलमेंट निर्माण के लिए लैटिस सर्जरी

समस्या विवरण
प्रारंभिक फॉल्ट-टोलरेंट (FT) क्वांटम कंप्यूटिंग के युग में, लॉजिकल क्यूबिट्स के बीच एंटैंगलमेंट ऑपरेशन्स का प्रदर्शन करना एक महत्वपूर्ण मील का पत्थर है। जबकि सुपरकंडक्टिंग क्यूबिट प्लेटफॉर्म्स ने सफलतापूर्वक लॉजिकल क्यूबिट इनिशियलाइजेशन और एरर करेक्शन (कोहेरेंस समय को बढ़ाना) प्रदर्शित किया है, प्लेनर आर्किटेक्चर पर लॉजिकल एंटैंगलिंग गेट्स को निष्पादित करना चुनौतीपूर्ण बना हुआ है। यह कठिनाई इसलिए उत्पन्न होती है क्योंकि 2D सुपरकंडक्टिंग चिप्स की अंतर्निहित निकटतम-पड़ोसी (nearest-neighbor) कनेक्टिविटी बाधाओं के कारण ट्रांसवर्सल एंटैंगलिंग गेट्स वर्जित हैं। फलस्वरूप, भौतिक क्यूबिट्स और गेट काउंट के अत्यधिक ओवरहेड के बिना दो लॉजिकल क्यूबिट्स के बीच एंटैंगलमेंट बनाने के लिए वैकल्पिक योजनाओं की आवश्यकता है। संबोधित किया गया विशिष्ट मामला लैटिस सर्जरी का उपयोग करके दो सरफेस कोड लॉजिकल क्यूबिट्स के बीच एक लॉजिकल टेलीपोर्टेशन प्रोटोकॉल को लागू करना है, जिसे सुपरकंडक्टिंग ट्रांसमोन आर्किटेक्चर के बाधाओं और शोर विशेषताओं के लिए अनुकूलित किया गया है।

कार्यप्रणाली
लेखक एक "सरफेस-41" चिप आर्किटेक्चर के लिए विशेष रूप से डिज़ाइन किए गए लैटिस सर्जरी आधारित लॉजिकल टेलीपोर्टेशन प्रोटोकॉल का प्रस्ताव और सिमुलेशन करते हैं। यह लेआउट दो डिस्टेंस- $d=3$ रोटेटेड सरफेस कोड पैचेस (Surface-17) से बना है, जो तीन फिजिकल डेटा क्यूबिट्स के एक कॉलम द्वारा अलग किए गए हैं, जो प्रभावी रूप से एक $3 \times 7$ रोटेटेड सरफेस कोड बनाते हैं।

अध्ययन एक बहु-आयामी दृष्टिकोण का उपयोग करता है:

प्रोटोकॉल परिभाषा: लेखक चार-चरणीय लैटिस सर्जरी प्रक्रिया का विवरण देते हैं: इनिशियलाइजेशन, मर्जिंग (जॉइंट पैरिटी मेजरमेंट), स्प्लिटिंग, और मेजरमेंट। इसमें लॉजिकल पैरिटी को पुनर्गठित करने के लिए दोनों कोड पैचेस के इंटरफेस पर जॉइंट स्टेबिलाइजर्स को मापना शामिल है।
शोर मॉडलिंग (Noise Modeling): सिमुलेशन एक सुपरकंडक्टिंग सरफेस-कोड डिवाइस (ETH Zurich/QuDev) के प्रयोगात्मक डेटा द्वारा पैरामीटराइज्ड एक इनकोहेरेंट सर्किट-लेवल पॉली नॉइज़ मॉडल का उपयोग करते हैं। मॉडल में स्टेट प्रिपरेशन और मेजरमेंट में स्टोकेस्टिक एरर्स, गेट्स के बाद डिपोलराइजिंग नॉइज़, और आइडल टाइम के दौरान डिकोहेरेंस ( $T_1, T_2$ ) शामिल हैं। गेट ड्यूरेशन को यथार्थवादी मानों (सिंगल-क्यूबिट के लिए 40 ns, टू-क्यूबिट के लिए ~100 ns, मेजरमेंट के लिए 400 ns) पर सेट किया गया है।
प्रोटोकॉल वेरिएंट्स: अध्ययन स्टेबिलाइजर मेजरमेंट्स के लिए विभिन्न शेड्यूलिंग रणनीतियों की तुलना करता है:
- फुली मॉड्यूलर (Fully Modular): प्रत्येक चरण (इनिशियलाइजेशन, मर्जिंग, स्प्लिटिंग) स्वतंत्र रूप से एक पूर्ण क्वांटम एरर करेक्शन (QEC) राउंड से गुजरता है।
- डिप्लीटेड (Depleted): स्टेबिलाइजर रीडआउट्स को न्यूनतम आवश्यक स्तर तक कम कर दिया जाता है ताकि पूरे टेलीपोर्टेशन प्रोटोकॉल के लिए फॉल्ट टॉलरेंस सुनिश्चित हो सके, जिससे मध्यवर्ती चरणों में अनावश्यक राउंड हटा दिए जाते हैं।
- एडेप्टिव (इन-सीक्वेंस): एक निर्णय तर्क (decision logic) पेश किया गया है जहाँ आगामी स्टेबिलाइजर मेजरमेंट्स पिछले परिणामों पर आधारित होते हैं। यदि पहला मेजरमेंट अपेक्षित मान के अनुरूप है, तो दूसरा राउंड छोड़ दिया जाता है, जिससे निर्णय विलंबता (decision latency) की कीमत पर औसत सर्किट डेप्थ कम हो जाती है।
स्केलेबिलिटी विश्लेषण: लेखक कोड डिस्टेंस ( $d$ ) और इंटरफेस क्षेत्र की चौड़ाई ( $w$ ) (पैचेस के बीच डेटा क्यूबिट्स की संख्या) को बढ़ाने के प्रभाव की जांच करते हैं।

प्रमुख योगदान

विस्तृत प्रोटोकॉल स्पेसिफिकेशन: यह पेपर लैटिस सर्जरी के माध्यम से लॉजिकल टेलीपोर्टेशन का एक व्यापक विवरण प्रदान करता है, जो लॉजिकल और फिजिकल क्यूबिट स्तरों पर सुपरकंडक्टिंग आर्किटेक्चर के लिए अनुकूलित है।
ओवरहेड रिडक्शन विश्लेषण: यह प्रदर्शित करता है कि एक "डिप्लीटेड" शेड्यूलिंग स्कीम, जो वैश्विक फॉल्ट टॉलरेंस बनाए रखते हुए स्टेबिलाइजर रीडआउट्स को कम करती है, फुली मॉड्यूलर दृष्टिकोण की तुलना में काफी बेहतर प्रदर्शन करती है।
एडेप्टिव लॉजिक इवैल्यूएशन: यह कार्य एडेप्टिव सिंड्रोम एक्सट्रैक्शन (कम गेट काउंट) के लाभों और निर्णय विलंबता (decision latency) के दंड के बीच के ट्रेड-ऑफ को मात्रात्मक रूप से निर्धारित करता है। यह उन विशिष्ट पैरामीटर व्यवस्थाओं की पहचान करता है जहाँ एडेप्टिव लॉजिक शुद्ध प्रदर्शन लाभ प्रदान करता है।
इंटरफेस ऑप्टिमाइजेशन: अध्ययन इस परिकल्पना का परीक्षण करता है कि कोड पैचेस के बीच भौतिक अलगाव (चौड़ाई $w$ ) को बढ़ाने से सुरक्षा में सुधार हो सकता है। यह निष्कर्ष निकालता है कि इंटरफेस की चौड़ाई को न्यूनतम रखना ही इष्टतम है।

परिणाम

डिप्लीटेड बनाम मॉड्यूलर: Surface-17 कोड ( $d=3$ ) के लिए, डिप्लीटेड स्कीम भौतिक एरर रेट्स की एक श्रृंखला में फुली मॉड्यूलर स्कीम की तुलना में लॉजिकल टेलीपोर्टेशन फिडेलिटी में लगभग 2 गुना सुधार करती है। यह सुधार सर्किट डेप्थ और आइडल टाइम में कमी के कारण है।
एडेप्टिव लॉजिक: एडेप्टिव डिप्लीटेड स्कीम मानक डिप्लीटेड स्कीम की तुलना में केवल तभी प्रदर्शन लाभ प्रदान करती है जब निर्णय विलंबता (decision latency) पर्याप्त रूप से कम हो। निकट-अवधि यथार्थवादी सुधारों ( $\lambda \in [0.1, 1]$ ) के लिए, विलंबता $\lesssim 200$ ns होनी चाहिए। शून्य एरर रेट और शून्य विलंबता की सीमा में, एडेप्टिव स्कीम $\sim 10\%$ का अधिकतम सुधार प्रदान करती है। हालाँकि, उच्च एरर रेट या बड़े विलंबता के लिए, एडेप्टिव स्कीम संचित आइडल एरर्स के कारण नुकसानदेह हो जाती है।
इंटरफेस विड्थ: कोड डिस्टेंस $d=3, 7, 11$ और इंटरफेस विड्थ $w=1, 3, \dots, 15$ के लिए सिमुलेशन दिखाते हैं कि जैसे-जैसे चौड़ाई $w$ बढ़ती है, लॉजिकल एरर प्रोबेबिलिटी में स्पष्ट रैखिक वृद्धि होती है। ऐसा कोई परिदृश्य नहीं है जहाँ इंटरफेस क्षेत्र में अतिरिक्त क्यूबिट्स जोड़ने से फिडेलिटी में सुधार हो; अतः, डेटा क्यूबिट्स का एक एकल कॉलम ( $w=1$ ) इष्टतम है।
थ्रेशोल्ड एस्टीमेशन: बड़े डिस्टेंस ( $d$ अप तक 19) के लिए लॉजिकल एरर्स के घातांकीय दमन (exponential suppression) को प्राप्त करने के लिए, भौतिक एरर रेट्स को वर्तमान प्रयोगात्मक बेंचमार्क के सापेक्ष $\lambda_{th} \approx 0.55$ के कारक से कम किया जाना चाहिए। इस थ्रेशोल्ड के नीचे, डिस्टेंस बढ़ाना प्रभावी रूप से लॉजिकल एरर्स को कम करता है।

महत्व और दावे
यह पेपर दावा करता है कि यह उन निकट-अवधि और मध्य-अवधि प्रयोगात्मक उपकरणों के लिए डिज़ाइन दिशानिर्देश प्रदान करता है जिनका लक्ष्य फॉल्ट-टोलरेंट लॉजिकल ऑपरेशन्स करना है। इसका प्राथमिक महत्व इस बात को प्रदर्शित करने में है कि:

लैटिस सर्जरी के माध्यम से लॉजिकल एंटैंगलमेंट, मामूली ओवरहेड के साथ प्लेनर सुपरकंडक्टिंग आर्किटेक्चर पर व्यवहार्य है।
उच्च-फिडेलिटी लॉजिकल ऑपरेशन्स प्राप्त करने के लिए मेजरमेंट्स के शेड्यूल (डिप्लीटेड और एडेप्टिव स्कीम्स) को अनुकूलित करना भौतिक हार्डवेयर पैरामीटर्स जितना ही महत्वपूर्ण है।
लॉजिकल पैचेस के बीच का "इष्टतम" डिज़ाइन न्यूनतम संभव आकार है, जो इस संभावित धारणा का खंडन करता है कि बड़ा इंटरफेस बेहतर सुरक्षा प्रदान कर सकता है।

लेखक इस कार्य को निकट-अवधि प्रयोगों के लिए एक प्रोजेक्शन के रूप में प्रस्तुत करते हैं, जो विशिष्ट माइक्रोस्कोपिक हार्डवेयर कार्यान्वयन के बजाय प्रोटोकॉल वेरिएंट के तुलनात्मक विश्लेषण और उनके फॉल्ट-टॉलरेंस पहलुओं पर ध्यान केंद्रित करता है। वे नोट करते हैं कि हालांकि लीकेज और क्रॉसटॉक को स्पष्ट रूप से मॉडल नहीं किया गया है, फिर भी इन धारणाओं के तहत प्रयोगात्मक परिणामों को पुनरुत्पादित करने की उनकी क्षमता के कारण ये सरलीकरण उचित हैं।