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An MLIR-Based Compilation Framework for Control Flow Management on Coarse Grained Reconfigurable Arrays

Questo articolo presenta un framework di compilazione basato su MLIR che gestisce e ottimizza efficacemente flussi di controllo arbitrari su Coarse Grained Reconfigurable Arrays (CGRA) attraverso passaggi di trasformazione modulari e una nuova metodologia di mappatura, ottenendo accelerazioni fino a 2,1X rispetto agli approcci allo stato dell'arte senza richiedere modifiche specifiche dell'hardware.

Autori originali: Yuxuan Wang, Cristian Tirelli, Giovanni Ansaloni, Laura Pozzi, David Atienza

Pubblicato 2026-07-02

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CC BY 4.0

Autori originali: Yuxuan Wang, Cristian Tirelli, Giovanni Ansaloni, Laura Pozzi, David Atienza

Articolo originale sotto licenza CC BY 4.0 (http://creativecommons.org/licenses/by/4.0/). ✨ Questa è una spiegazione generata dall'IA dell'articolo qui sotto. Non è stata scritta né approvata dagli autori. Per precisione tecnica, consulta l'articolo originale. Leggi il disclaimer completo

Immagina di avere una cucina enorme e ad alta velocità (le CGRA, ovvero le Coarse-Grained Reconfigurable Arrays) piena di chef (gli Elementi di Elaborazione) che possono tritare, mescolare e cucinare in modo incredibilmente rapido. Il problema è che la cucina è progettata per funzionare al meglio quando tutti svolgono lo stesso compito contemporaneamente, come tritare 1.000 carote in fila.

Tuttamente, le ricette della vita reale (i programmi informatici) sono disordinate. Hanno decisioni del tipo "se-allora" ("Se la salsa è troppo salata, aggiungi zucchero; altrimenti, aggiungi sale") e cicli ("Mescola finché il timer non suona").

Il Problema: L'Ingorgo "Stop-and-Go"
In passato, cercare di far gestire queste ricette complesse agli chef era come gestire un ingorgo con un singolo vigile urbano.

Metodo 1 (Il Vecchio Modo): Gli chef potevano gestire solo le parti semplici, come il tritare. Ogni volta che la ricetta incontrava un punto decisionale (come "aggiungere zucchero?"), gli chef dovevano fermarsi, inviare un messaggio a un computer principale (la CPU) per decidere cosa fare, aspettare la risposta e poi ricominciare. Questo continuo avanti e indietro era lento e sprecava energia.
Metodo 2 (La Soluzione Hardware): Alcuni hanno cercato di costruire dei "semafori" speciali all'interno della cucina per gestire le decisioni. Ma questi semafori erano costosi, occupavano spazio e richiedevano comunque agli chef di fermarsi e riorganizzare le loro postazioni ogni volta che la ricetta cambiava direzione.

La Soluzione: Il "Libro di Ricette Intelligente" (Framework MLIR)
Gli autori di questo articolo hanno costruito un nuovo "Libro di Ricette" super intelligente (un framework di compilazione basato su MLIR) che insegna agli chef come gestire le parti disordinate della ricetta da soli, senza dover smettere o chiamare il computer principale.

Ecco come funziona la loro magia, usando semplici analogie:

1. Il "Tracciatore degli Ingredienti Vivi" (Liveness Analysis)

Immagina uno chef che ha bisogno di un ingrediente preparato in un'altra parte della cucina.

Vecchio Modo: Lo chef dovrebbe urlare attraverso la stanza, aspettare che l'ingrediente venga passato e poi fermarsi dal lavorare finché non arriva.
Nuovo Modo: Il compilatore agisce come un intelligente manager della logistica. Guarda la ricetta e dice: "Chef A, hai bisogno del sale dallo Chef B. Lo Chef B si trova proprio accanto a te. Non c'è bisogno di urlare; allungati e prendilo".
Il documento chiama questo Liveness Analysis. Traccia quali "ingredienti" (dati) sono necessari da quali chef e assicura che siano posizionati proprio accanto a loro prima che la cottura inizi. Ciò significa che gli chef non devono mai fermarsi per aspettare i dati.

2. La "Configurazione Unica" (No Reconfiguration)

Nei vecchi metodi, ogni volta che la ricetta passava da "mescolare" a "cuocere in forno", gli chef dovevano riorganizzare fisicamente i loro strumenti e le loro postazioni. Questo si chiama reconfigurazione, ed è come una sosta ai box in una corsa: richiede tempo e rallenta il ritmo.

Il Trucco dell'Articolo: Gli autori hanno progettato il sistema in modo che gli chef siano pre-impostati con tutte le istruzioni per l'intera ricetta in un colpo solo. Utilizzano un "Program Counter" (come un elenco numerato di passaggi). Quando la ricetta dice "Se la salsa è salata, vai al passaggio 5", gli chef saltano semplicemente al passaggio 5 istantaneamente. Nessuna riorganizzazione, nessuna attesa. È come un nastro trasportatore che sa esattamente in quale stazione inviare il piatto successivo senza fermarsi.

3. Il "Super-Ciclo" (Modulo Scheduling)

Immagina una ricetta che dice: "Mescola la pentola 100 volte".

Vecchio Modo: Gli chef mescolano una volta, si fermano, controllano il timer e mescolano di nuovo.
Nuovo Modo: Il compilatore riscrive la ricetta in modo che gli chef possano sovrapporre il loro lavoro. Mentre lo Chef A sta mescolando il lotto attuale, lo Chef B sta già preparando il lotto successivo. Questo si chiama Modulo Scheduling. L'articolo mostra come possono rimodellare la ricetta in modo che gli chef siano sempre occupati, anche quando la ricetta presenta cicli complessi.

I Risultati: Una Cucina Più Veloce

Gli autori hanno testato il loro nuovo "Libro di Ricette" contro i vecchi metodi:

Velocità: Il loro metodo ha reso la cucina 2,1 volte più veloce in media rispetto ai migliori metodi esistenti.
Efficienza: Hanno ottenuto questo risultato esclusivamente scrivendo meglio le istruzioni software. Non hanno avuto bisogno di costruire nuova hardware costosa o di aggiungere speciali "semafori" alla cucina.
Versatilità: Sono riusciti a gestire ricette complesse con molti rami "se-allora" e cicli annidati che i sistemi precedenti semplicemente non potevano cucinare in modo efficiente.

In Breve:
Questo articolo presenta uno strumento software che agisce come un pianificatore principale per i chip informatici riconfigurabili. Invece di costringere il chip a fermarsi e chiedere aiuto ogni volta che viene presa una decisione, lo strumento pianifica l'intero percorso, posizionando i dati esattamente dove sono necessari e disponendo i passaggi in modo che il chip possa cambiare compiti istantaneamente. Il risultato è un acceleratore informatico significativamente più veloce, più flessibile e che non richiede aggiornamenti hardware costosi per gestire compiti complessi.

Sintesi Tecnica: Un Framework di Compilazione Basato su MLIR per la Gestione del Control Flow su Coarse Grained Reconfigurable Arrays

Problematica
I Coarse-Grained Reconfigurable Arrays (CGRA) offrono un'elevata flessibilità ed efficienza per accelerare carichi di lavoro intensivi, ma affrontano una barriera significativa all'adozione diffusa: la complessità della compilazione. Gli esistenti compilatori allo stato dell'arte (SoA) sono limitati nell'ambito, gestendo principalmente i Data Flow Graphs (DFG) per singoli loop e fornendo scarso o nullo supporto per i Control Flow Graphs (CFG). Di conseguenza, spesso delegano la gestione del controllo di flusso al processore host o si affidano ad unità hardware ad hoc per gestire le divergenze del controllo di flusso. Questo approccio comporta un overhead di runtime sostanziale dovuto ai frequenti scambi di dati tra il CGRA e l'host, nonché ai costi di riconfigurazione delle istruzioni e dei dati durante il passaggio tra i blocchi di base (basic blocks). Inoltre, gli approoli basati sul Program Counter (PC) esistenti, che evitano la riconfigurazione, spesso non riescono a sfruttare il parallelismo a livello di loop perché non possono sovrapporre l'esecuzione dei blocchi di base.

Metodologia
Gli autori propongono un framework di compilazione modulare end-to-end costruito sulla infrastruttura Multi-Level Intermediate Representation (MLIR). Il framework prende di mira CGRA omogenei basati su PC, dove un program counter globale controlla l'esecuzione di tutti i Processing Elements (PE), consentendo l'esecuzione time-multiplexed (multi-context) senza riconfigurazione a runtime.

La metodologia procede attraverso diverse fasi chiave:

MLIR Frontend e Dialect: Il framework utilizza un dialect cgra personalizzato all'interno di MLIR per rappresentare i Control Data Flow Graphs (CDFG) a livello di Intermediate Representation (IR). Ciò separa nettamente le ottimizzazioni hardware-agnostic dalle trasformazioni hardware-specifiche.
Trasformazioni del Middle-End:
- Ottimizzazioni Hardware-Agnostic: Il framework impiega tecniche di semplificazione del CFG, inclusi il merging orizzontale e verticale dei blocchi di base e la fusione del loop head-body. Queste trasformazioni riducono l'overhead di controllo e aumentano l'ambito per il parallelismo a livello di istruzione (ILP).
- Compatibilità Hardware: Le operazioni di memoria vengono convertite per allinearsi agli indirizzi fisici, e le istruzioni illegali vengono riscritte per corrispondere all'Instruction Set Architecture (ISA) del CGRA target.
- Adattamento dello Scheduling Modulare: Per abilitare il parallelismo a livello di loop all'interno del modello basato su PC (che tipicamente richiede blocchi di base non sovrapposti), il framework esegue l'adattamento del CFG. Esso rimodella l'IR per creare nuovi kernel di loop dove la lunghezza del loop ( $L'$ ) è uguale all'Initiation Interval ($II$), consentendo a più iterazioni di essere incapsulate all'interno di una singola struttura di blocco di base.
Mappatura del CDFG tramite ILP e Analisi della Liveness:
- Decomposizione: Il CDFG viene decomposto in singoli DFG per ogni blocco di base. Le dipendenze inter-blocco sono gestite utilizzando l'analisi della liveness globale per tracciare i valori propagati tra i blocchi.
- Formulazione ILP: Un modello di Integer Linear Programming (ILP) personalizzato mappa il DFG di ogni blocco di base sul mesh del CGRA. Il modello minimizza il tempo di esecuzione soddisfacendo i vincoli di accessibilità, dominanza, liveness e consistenza della memoria.
- Gestione dei Fallimenti: Se il modello ILP fallisce a causa di limitazioni di routing o overflow dei registri, il framework impiega un meccanismo di riparazione post-mappatura. Questo comporta l'inserimento di operazioni di movimento o coppie load-store per espellere i valori in memoria. Crucialmente, questo processo di riparazione è progettato per evitare di ri-schedulare i blocchi di base precedentemente risolti, mantenando così l'efficienza della compilazione.
Back-End: La fase finale prevede l'allocazione dei registri (utilizzando il graph coloring) e la generazione del codice assembly binario per l'hardware target.

Contributi Chiave

Framework End-to-End: Un framework di compilazione modulare che supporta arbitrarie strutture di controllo su CGRA omogenei basati su PC, eliminando l'overhead di riconfigurazione durante il passaggio tra i blocchi di base.
Dialect MLIR Personalizzato: Il design di un dialect cgra che rappresenta i CDFG direttamente a livello di IR, facilitando le ottimizzazioni hardware-agnostic e una pulita separazione delle responsabilità.
Mappatura ILP basata sulla Liveness: Una nuova metodologia di mappatura che sfrutta l'analisi della liveness per formulare un modello ILP per la mappatura del blocco di base. Introduce un meccanismo di riparazione che risolve l'infeasibilità senza ri-schedulazione, riducendo significativamente la complessità della mappatura.
Trasformazioni CFG per lo Scheduling Modulare: Tecniche per adattare i CFG (ad esempio, la fusione dei blocchi di base) per abilitare lo scheduling modulare all'interno di un modello di controllo basato su PC, sfruttando così il parallelismo a livello di loop senza riconfigurazione.
Valutazione delle Prestazioni: Confronto esaustivo con i metodi SoA, dimostrando accelerazioni attraverso pure ottimizzazioni di compilazione.

Risultati
Il framework è stato valutato su un template CGRA OpenEdge a 250MHz e 65nm con varie dimensioni di mesh (3x3 e 4x4). I benchmark includevano convoluzione, algebra lineare (PolyBench) e signal processing (MiBench).

Accelerazione del Runtime: Il framework proposto ha ottenuto un'accelerazione media del runtime di 2.12× rispetto a EffiMap (un mapper DFG basato su PC), 1.48× rispetto a SAT-MapIt (mappatura DFG + supporto CPU) e 1.20× rispetto a Marionette (mappatura CDFG con hardware riconfigurabile).
Impatto dell'Ottimizzazione: La combinazione di semplificazione del CFG e scheduling modulare ha prodotto guadagni significativi. Ad esempio, lo scheduling modulare ha ottenuto lunghezze di loop ( $L$ ) approssimativamente doppie rispetto all'initiation interval ($II$), portando ad accelerazioni medie del 197% su CGRA 3x3 e del 223% su 4x4.
Ambito di Compilazione: Il framework ha mappato con successo interi kernel, inclusi quelli con rami divergenti e loop annidati, che sono spesso non raggiungibili da strategie basate solo su DFG.

Significatività e Rivendicazioni
L'articolo sostiene che la limitazione primaria dell'adozione dei CGRA sia la mancanza di supporto di compilazione per i flussi di controllo complessi. Spostando la gestione del controllo di flusso interamente a livello di compilatore utilizzando un modello basato su PC, gli autori dimostrano che è possibile:

Eliminare l'Overhead di Riconfigurazione: Evitare le penalità di riconfigurazione delle istruzioni e dei dati associate al passaggio tra i blocchi di base negli approcci di hardware riconfigurabile.
Abilitare il Parallelismo a Livello di Loop: Superare le limitazioni di esecuzione sequenziale dei modelli tradizionali basati su PC, rimodellando il CFG per supportare lo scheduling modulare.
Raggiungere l'Hardware Agnosticism: Targetizzare un ampio set di applicazioni senza richiedere unità hardware dedicate per la gestione del controllo di flusso o la propagazione dei dati.

Gli autori concludono che il loro approccio offre una strada robusta verso l'automazione del deployment di complessi kernel computazionali su CGRA, ottenendo alte prestazioni attraverso l'ottimizzazione del software piuttosto che la complessità dell'hardware.

1. Il "Tracciatore degli Ingredienti Vivi" (Liveness Analysis)

2. La "Configurazione Unica" (No Reconfiguration)

3. Il "Super-Ciclo" (Modulo Scheduling)

I Risultati: Una Cucina Più Veloce

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