Low Level RF and Timing System Design for the Cool Copper Collider

Sintesi Tecnica: Progettazione del Sistema di Temporizzazione e RF a Basso Livello per il Cool Copper Collider

Definizione del Problema
Il Cool Copper Collider (C3) è un acceleratore lineare (LINAC) proposto per supportare studi sul bosone di Higgs a energie di centro di massa di 250 GeV e 550 GeV. Il design dell'acceleratore si basa su una tecnologia a conduzione normale, compatta e ad alto gradiente, che richiede una scala di circa 10 km con 2.200 stazioni RF per la configurazione a 550 GeV. Mantenere la rigorosa qualità del fascio necessaria per un collisore di questo tipo richiede la stabilizzazione della fase e dell'ampiezza del campo RF in ogni cavità da impulso a impulso e la compensazione delle fluttuazioni di carico del fascio all'interno di ogni singolo impulso. I sistemi convenzionali di RF a basso livello (LLRF) affrontano sfide nel dimensionamento verso tali magnitudini, dovendo soddisfare rigorosi vincoli di dimensione, peso e potenza (SWaP) e obiettivi di costo. La sfida principale consiste nello sviluppare un sistema NG-LLRF (prossima generazione) che sia compatto, accessibile e capace di un controllo ad alta precisione su migliaia di canali, operando alla frequenza C3 di 5,712 GHz.

Metodologia
Gli autori propongono e caratterizzano un sistema NG-LLRF basato sulla tecnologia Radio Frequency System-on-Chip (RFSoC) di AMD Xilinx. Questo approccio sfrutta l'integrazione di convertitori analogico-digitali (ADC) ad alta velocità, convertitori digitale-analogici (DAC), Field Programmable Gate Arrays (FPGA) e processori su un singolo chip.

• Architettura: Il sistema utilizza il campionamento RF diretto e la miscelazione RF digitale, eliminando la necessità di circuiti di conversione analogica up/down. Il design punta ai dispositivi RFSoC di terza generazione (GEN3), che supportano la sintesi diretta e il campionamento fino a 7 GHz e 6 GHz rispettivamente, coprendo la frequenza operativa C3 di 5,712 GHz.
• Scalabilità del Sistema: È stato sviluppato un design concettuale per l'intero collisore C3, che richiede circa 1.100 moduli NG-LLRF per gestire 17.600 ingressi RF e 4.400 uscite RF. Ogni modulo è progettato per pilotare e monitorare quattro acceleratori utilizzando 16 ADC e 16 DAC.
• Sviluppo del Prototipo: Un telaio prototipo è stato fabbricato utilizzando la scheda di valutazione ZCU208, dotata di otto ADC a 14 bit da 5 GSPS e otto DAC a 14 bit da 10 GSPS. Il telaio include schede daughter personalizzate con balun RF per convertire i segnali differenziali in segnali single-ended per l'operatività in banda C.
• Test: Il prototipo è stato integrato con uno stand di test ad alta potenza che pilota una struttura accelerante prototipo C3. I test sono stati condotti a un livello di potenza RF di picco di 16,45 MW. La valutazione ha incluso la caratterizzazione delle prestazioni in loopback e test ad alta potenza utilizzando vari schemi di modulazione d'impulso: impulsi quadri, treni d'impulsi e modulazione a inversione di fase (flip).

Contributi Chiave

1. Design del Sistema NG-LLRF: Il documento presenta un'architettura di sistema completa per l'LLRF di C3, inclusi le strategie di temporizzazione e sincronizzazione, basata sulla tecnologia RFSoC. Esso dettaglia la transizione dai design convenzionali ricchi di componenti analogici a un'architettura completamente digitale a campionamento diretto.
2. Telaio Prototipo: È stato progettato e costruito un telaio prototipo funzionale, dimostrando l'integrazione dell'RFSoC con i necessari componenti RF front-end (balun, amplificatori) e interfacce di temporizzazione.
3. Dimostrazione di Modulazione ad Alta Potenza: Gli autori hanno dimostrato con successo la generazione e la misurazione di forme d'impulso RF complesse ad alta potenza (16,45 MW). Ciò include:
   • Modulazione a Treni d'Impulsi: Confronto tra larghezze d'impulso di 450 ns e 250 ns per analizzare le caratteristiche di riempimento del campo e di riflessione.
   • Modulazione a Inversione di Fase: Implementazione di inversioni di fase a 180 gradi (essenziali per compressori d'impulsi di tipo SLED) e misurazione del tempo di risposta e della stabilità del sistema.
4. Analisi Costi e SWaP: Il documento fornisce una ripartizione dei requisiti del sistema e stima un costo di circa 22 milioni di dollari per il sistema LLRF (esclusi timing e cablaggi), con un costo per canale di circa 1.000 dollari, significativamente inferiore ai sistemi convenzionali.

Risultati

• Stabilità delle Prestazioni: Nei test in loopback, il sistema ha dimostrato livelli di fluttuazione dell'ampiezza e della fase dell'impulso di circa lo 0,13% e 70 femtosecondi (fs), rispettivamente. Includendo l'amplificatore a stato solido (SSA), il jitter di fase totale è di circa 150 fs, ampiamente entro i requisiti per C3.
• Test ad Alta Potenza: Il prototipo ha pilotato con successo la struttura C3 a 16,45 MW.
  • Treni d'Impulsi: I test hanno rivelato effetti di accoppiamento incrociato tra i segnali forward e riflessi, particolarmente nei casi di treni d'impulsi, che possono essere mitigati tramite algoritmi software o ottimizzazione dei coupler.
  • Inversione di Fase: Il sistema ha ottenuto un salto di fase in circa 8 ns all'uscita dell'SSA e si è stabilizzato entro 10 ns. Al livello del klystron, l'inversione di fase ha introdotto fluttuazioni che si sono stabilizzate entro 20 ns a causa della stretta larghezza di banda del klystron. Il sistema ha dimostrato un tasso di compressione d'impulso di 2,2 durante i test di inversione di fase, anche con una struttura priva di compressore.
• Scalabilità: Il design conferma che un singolo dispositivo RFSoC può gestire la densità di canali richiesta per un criomodulo, supportando la fattibilità della scalabilità verso il sistema completo da 1.100 moduli.

Significatività
Il documento sostiene che la piattaforma NG-LLRF basata su RFSoC sia la soluzione più idonea per l'acceleratore C3 grazie alla sua superiore integrazione, ampia larghezza di banda RF e costo-efficacia su scala. Eliminando i circuiti di conversione RF analogica, il sistema semplifica la manutenzione e migliora l'affidabilità. Gli autori sottolineano come l'elevata configurabilità dei convertitori di dati RFSoC e l'enorme potenza di elaborazione digitale disponibile sul fabric FPGA posizionino questa architettura come una piattaforma fondamentale per il controllo degli acceleratori basato su AI/ML futuro. Questo approccio affronta le barriere tecniche delle architetture dati inconsistenti e della portata insufficiente dei sistemi convenzionali, consentendo l'aggregazione di dataset ad alta fedeltà necessari per l'addestramento di modelli di controllo su larga scala. Il successo dei test ad alta potenza valida la capacità del sistema di gestire schemi di modulazione complessi richiesti per operazioni avanzate dell'acceleratore, come la compressione d'impulsi e il controllo autonomo del fascio.