Low Level RF and Timing System Design for the Cool Copper Collider

Resumo Técnico: Projeto de Sistema de RF de Baixo Nível e Temporização para o Cool Copper Collider

Definição do Problema
O Cool Copper Collider (C3) é um acelerador linear (LINAC) proposto para apoiar estudos do Bóson de Higgs em energias de centro de massa de 250 GeV e 550 GeV. O projeto do acelerador baseia-se em tecnologia de condução normal compacta e de alto gradiente, exigindo uma escala de aproximadamente 10 km com 2.200 estações de RF para a configuração de 550 GeV. Manter a rigorosa qualidade de feixe necessária para tal colisor exige a estabilização da fase e da amplitude do campo de RF em cada cavidade de pulso para pulso e a compensação das flutuações de carga de feixe dentro de cada pulso. Os sistemas convencionais de RF de Baixo Nível (LLRF) enfrentam desafios ao escalar para esta magnitude, tendo que atender a rigorosas restrições de Tamanho, Peso e Potência (SWaP) e metas de custo. O principal desafio é desenvolver um sistema LLRF de próxima geração (NG-LLRF) que seja compacto, acessível e capaz de controle de alta precisão em milhares de canais, operando na frequência de 5,712 GHz do C3.

Metodologia
Os autores propõem e caracterizam um sistema NG-LLRF baseado na tecnologia de System-on-Chip de Radiofrequência (RFSoC) da AMD Xilinx. Esta abordagem aproveita a integração de conversores analógico-digitais (ADCs) de alta velocidade, conversores digital-analógicos (DACs), matrizes de portas programáveis em lógica (FPGAs) e processadores em um único chip.

• Arquitetura: O sistema utiliza amostragem direta de RF e mistura de RF digital, eliminando a necessidade de circuitos de conversão analógica de subida/descida (up/down conversion). O design visa os dispositivos RFSoC de terceira geração (GEN3), que suportam síntese direta e amostragem de até 7 GHz e 6 GHz, respectivamente, cobrindo a frequência de operação de 5,712 GHz do C3.
• Escalabilidade do Sistema: Um design conceitual para todo o colisor C3 foi desenvolvido, exigindo aproximadamente 1.100 módulos NG-LLRF para gerenciar 17.600 entradas de RF e 4.400 saídas de RF. Cada módulo é projetado para controlar e monitorar quatro aceleradores usando 16 ADCs e 16 DACs.
• Desenvolvimento de Protótipo: Um chassi de protótipo foi fabricado utilizando a placa de avaliação ZCU208, apresentando oito ADCs de 14 bits e 5 GSPS e oito DACs de 14 bits e 10 GSPS. O chassi inclui placas filhas customizadas com baluns de RF para converter sinais diferenciais em sinais single-ended para operação em banda C.
• Testes: O protótipo foi integrado a um banco de testes de alta potência que aciona uma estrutura aceleradora protótipo do C3. Os testes foram conduzidos em um nível de potência de RF de pico de 16,45 MW. A avaliação incluiu a caracterização de desempenho de loopback e testes de alta potência usando vários esquemas de modulação de pulso: pulsos quadrados, trens de pulso e modulação de reversão de fase (flip).

Principais Contribuições

1. Projeto do Sistema NG-LLRF: O artigo apresenta uma arquitetura completa de sistema para o LLRF do C3, incluindo estratégias de temporização e sincronização, baseada na tecnologia RFSoC. Detalha a transição de designs convencionais pesados em analogia para uma arquitetza totalmente digital de amostragem direta.
2. Chassi de Protótipo: Um chassi de protótipo funcional foi projetado e construído, demonstrando a integração do RFSoC com os componentes de front-end de RF necessários (baluns, amplificadores) e interfaces de temporização.
3. Demonstração de Modulação de Alta Potência: Os autores demonstraram com sucesso a geração e medição de formas de pulso de RF complexas em alta potência (16,45 MW). Isso inclui:
   • Modulação de Trem de Pulsos: Comparação de larguras de pulso de 450 ns e 250 ns para analisar o preenchimento de campo e características de reflexão.
   • Modulação de Reversão de Fase: Implementação de inversões de fase de 180 graus (essenciais para compressores de pulso do tipo SLED) e medição do tempo de resposta e estabilidade do sistema.
4. Análise de Custo e SWaP: O artigo fornece um detalhamento dos requisitos do sistema e estima um custo de aproximadamente US$ 22 milhões para o sistema LLRF (excluindo temporização e cabeamento), com um custo por canal de cerca de US$ 1.000, significativamente inferior aos sistemas convencionais.

Resultos

• Estabilidade de Desempenho: Em testes de loopback, o sistema demonstrou níveis de flutuação de amplitude e fase de pulso a pulso de aproximadamente 0,13% e 70 femtossegundos (fs), respectivamente. Ao incluir o amplificador de estado sólido (SSA), o jitter de fase total foi de cerca de 150 fs, bem dentro dos requisitos para o C3.
• Testes de Alta Potência: O protótipo acionou com sucesso a estrutura C3 a 16,45 MW.
  • Trens de Pulsos: Os testes revelaram efeitos de acoplamento cruzado entre os sinais de ida (forward) e refletidos, particularmente em cenários de trem de pulsos, que podem ser mitigados via algoritmos de software ou otimização de acopladores.
  • Reversão de Fase: O sistema alcançou uma inversão de fase em aproximadamente 8 ns na saída do SSA e estabilizou-se em 10 ns. No nível do klystron, a inversão de fase introduziu flutuações que se estabilizaram em 20 ns devido à largura de banda estreita do klystron. O sistema demonstrou uma taxa de compressão de pulso de 2,2 durante os testes de reversão de fase, mesmo com uma estrutura sem compressor.
• Escalabilidade: O design confirma que um único dispositivo RFSoC pode lidar com a densidade de canais necessária para um criomódulo, apoiando a viabilidade de escala para o sistema completo de 1.100 módulos.

Significância
O artigo afirma que a plataforma NG-LLRF baseada em RFSoC é a solução mais adequada para o acelerador C3 devido à sua integração superior, ampla largura de banda de RF e custo-benefício em escala. Ao eliminar circuitos de conversão de RF analógicos, o sistema simplifica a manutenção e melhora a confiabilidade. Os autores enfatizam que a alta configurabilidade dos conversores de dados RFSoC e o massivo poder de processamento de sinal digital disponível no fabric de FPGA posicionam esta arquitetura como uma plataforma fundamental para o controle de aceleradores baseados em IA/ML no futuro. Esta abordagem aborda as barreiras técnicas de arquiteturas de dados inconsistentes e throughput insuficiente em sistemas convencionais, permitindo a agregação de conjuntos de dados de alta fidelidade necessários para treinar modelos de controle de grande escala. O sucesso dos testes de alta potência valida a capacidade do sistema de lidar com esquemas de modulação complexos necessários para operações avançadas de aceleradores, como compressão de pulso e controle autônomo de feixe.