Hardware-Aware Design of a GNN-Based Hit Filtering Algorithm for the Belle II Level-1 Trigger

Belle II 実験のレベル 1 トリガー向けに、FPGA への実装を考慮したモデル圧縮ワークフロー（モデル・グラフの縮小、4 ビット固定小数点演算、構造化されていないプルーニング）を用いて、GNN ベースのヒットフィルタリングアルゴリズムを設計し、性能を大幅に維持しつつ計算コストを 2 桁以上削減する手法を提案しています。

要約

粒子の「迷子」を見分ける超高速フィルター

～Belle II 実験のための、AI と FPGA の共同作業～

この論文は、日本の「スーパー KEKB」という巨大な粒子加速器で行われている**「Belle II 実験」**というプロジェクトに関するものです。

イメージしてみてください。2 つの粒子ビームを光速近くで衝突させ、新しい物理法則を見つけようとしています。しかし、衝突の瞬間には「物理的に面白い現象（宝）」だけでなく、無数の「ノイズ（ゴミ）」も同時に飛び散ります。

この「ゴミ」を瞬時に見分け、本物の「宝」だけを残してデータ量を減らすのが、この論文のテーマです。

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1. 問題：「5 マイクロ秒」という過酷なタイムリミット

実験では、衝突が起きるたびに膨大なデータが生まれます。すべてを保存していたら、記録装置がパンクしてしまいます。そこで、**「レベル 1 トリガー」**という超高速フィルターが活躍します。

• 制約条件: 衝突からデータを選別するまで、**5 マイクロ秒（0.000005 秒）**しかありません。
• 課題: 従来のルール（「この形なら残す」など）だけでは、背景ノイズが多すぎて性能が落ちます。そこで、**「グラフニューラルネットワーク（GNN）」**という AI を使おうとしました。

しかし、ここには大きな壁がありました。
AI は通常、計算に時間がかかります。5 マイクロ秒という「一瞬」で、しかも実験装置に搭載されている**FPGA（現場でプログラムできる特殊なチップ）**という限られたリソースの中で動かすのは、まるで「高級スポーツカーのエンジンを、トイレットペーパーの芯に詰め込んで走らせる」ような難易度でした。

2. 解決策：AI を「小さく・軽く・速く」する 3 段階の魔法

そこで研究チームは、AI をハードウェアに合わせるための「圧縮パイプライン」を開発しました。これを料理に例えてみましょう。

① 材料の整理（モデルとグラフの縮小）

• 元の状態: 膨大なレシピ（495 個のパラメータ）と、すべての粒子を繋ぎ合わせた巨大な地図（双方向のグラフ）。
• 工夫: 「本当に必要な材料だけ」に絞り込みました。
  • レシピを簡略化（パラメータを 495→211 に減らす）。
  • 地図を片道通行にする（双方向→片方向）。これにより、計算する「道」の数が半分になり、処理が軽くなりました。

② 言語の簡素化（4 ビット量子化）

• 元の状態: AI は「12.3456789012...」のような非常に細かい数字（浮動小数点）で計算していました。これは FPGA にとって重すぎます。
• 工夫: 数字を「4 ビット」という粗い単位に丸めました。
  • 例え話: 「12.3456789012 円」ではなく「12 円」で計算する感じです。
  • 精度は少し落ちますが、計算速度は劇的に上がり、チップの容量にも収まるようになりました。

③ 無駄な枝を切る（プルーニング）

• 元の状態: AI の神経回路には、あまり使われていない「無駄な線」がたくさんありました。
• 工夫: 65% もの不要な線を物理的に切断（プルーニング）しました。
  • 例え話: 森の木を、必要な道だけ残して切り開くような作業です。これにより、AI はさらに軽快に動けるようになりました。

3. 結果：「宝」は見逃さず、「ゴミ」は大幅に減らす

この「圧縮された AI」を FPGA に搭載し、実際の Belle II のデータでテストしました。

• 計算コスト: 元の AI と比べて、必要な計算量（ビット演算）が100 分の 1 以上に激減しました。
• 性能:
  • 宝（信号）を見逃す確率: ほとんど変わりません（95% の効率を維持）。
  • ゴミ（背景）を除去する力: 94.2% から 90.9% に少し下がりましたが、それでも非常に優秀です。
  • AUC（総合評価点）: 97.4 点から 96.8 点。ほぼ満点のままです。

さらに、この設計は実際に FPGA で動作し、**632 ナノ秒（0.0000006 秒）**という驚異的な速さで処理を終えました。これは 5 マイクロ秒という制限を余裕でクリアしています。

4. まとめ：ハードウェアと AI の「共舞」

この論文の最大の功績は、**「AI を作ってからハードウェアに無理やり載せる」のではなく、「ハードウェアの制約を最初から考慮して AI を設計・圧縮する」**というアプローチをとった点です。

まるで、**「巨大なオーケストラの楽譜を、3 人の奏者だけで演奏できるようにアレンジし直した」**ようなものです。

• 人数（計算リソース）は減らした。
• 楽器（データ精度）は簡素化した。
• でも、曲（物理現象の検出）の美しさは損なわれなかった。

この技術により、Belle II 実験は、将来さらに高輝度（より多くの衝突）になった際にも、AI を駆使して「新しい物理の発見」を逃さず、かつ効率的にデータを処理できるようになります。

技術概要

以下は、提示された論文「Hardware-Aware Design of a GNN-Based Hit Filtering Algorithm for the Belle II Level-1 Trigger」の技術的な詳細な要約です。

1. 背景と課題 (Problem)

Belle II 実験は、高輝度環境下で標準模型を超える物理現象を検出することを目的としていますが、高瞬間光度に伴うビーム誘起バックグラウンドの増加が、データ取得（DAQ）システムに大きな負荷をかけています。

• ハードウェア制約: レベル 1 トリガー（L1）システムは、物理的に重要な事象をリアルタイムで選別する必要がありますが、5 µs という厳格なレイテンシ制約と限られた帯域幅の中で動作しなければなりません。
• 中央ドリフトチャンバー（CDC）トリガーの課題: CDC は軌道情報を提供しますが、バックグラウンドの増加は軌道再構成の効率、純度、精度に直接悪影響を及ぼします。そのため、軌道探索に先立って、高速かつ効果的なヒットフィルタリング（信号ヒットを保持し、バックグラウンドを除去する処理）が必要です。
• FPGA への実装難易度: 従来のグラフニューラルネットワーク（GNN）は非規則な検出器幾何学を表現できますが、L1 トリガーのような第一レベルのシステムに導入するには、サブマイクロ秒の推論レイテンシ、限られた FPGA リソース、そしてモデル圧縮・量子化による物理性能の維持という厳しい制約があります。

2. 手法 (Methodology)

本研究では、Belle II の L1 トリガーシステム（20 枚の FPGA ボードに分散配置予定）向けに、ハードウェア意識的なモデル圧縮ワークフローを提案しました。これは、ソフトウェアとハードウェアの共設計（Co-design）アプローチです。

• ベースラインモデル:
  • 軽量な GNN アーキテクチャである「Interaction Network」をベースに使用。
  • 3 つの MLP ブロック（エッジ特徴更新 $R_1$、ノード特徴更新 $O$、最終エッジ分類 $R_2$）で構成。
  • 入力グラフは、検出器ヒット（センスワイヤ）をノードとし、パターンベースの隣接ワイヤを双方向エッジで接続して構築。
• 圧縮パイプライン（4 つの主要ステップ）:
  1. モデルサイズとグラフサイズの削減:
     • MLP 内の隠れ層数を 2 から 1 に削減し、隠れ層のニューロン数を 8 から 6 に縮小（パラメータ数：495 → 211）。
     • グラフのエッジを双方向から一方向に変更し、計算負荷を約半分にする。
  2. 4 ビット量子化（Quantization-Aware Training）:
     • Brevitas ライブラリを使用し、浮動小数点から固定小数点への変換を学習段階でシミュレート。
     • 混合精度スキームを採用：入力・重み（4 ビット）、活性化値（6 ビット）、バイアス（16 ビット）、出力（8 ビット）。これにより、積和演算のオーバーフローを防ぎつつリソースを最適化。
     • 推論時の分類決定は閾値処理のみで行うため、出力のシグモイド活性化関数を削除。
  3. 構造化されていない剪定（Unstructured Pruning）:
     • 反復的な大きさベースの剪定を適用し、学習の最終段階で重みの65% をスパース化（ゼロ化）。
  4. ハードウェア生成:
     • 圧縮されたモデルからデータフロー GNN アクセラレータのハードウェア記述を生成し、RTL ネットリストとして合成。

3. 主要な貢献 (Key Contributions)

• ハードウェア意識的な設計フローの確立: 単なる最終実装の報告ではなく、ハードウェアの制約（固定小数点精度、リソース使用量）がモデルアーキテクチャの設計そのものを導く反復的な設計プロセスを提示。
• BOPs（Bit Operations）指標の導入: FPGA 実装における計算複雑性を評価するためのハードウェア意識的な指標として「ビット演算数（BOPs）」を採用。従来の演算回数だけでなく、ビット幅を考慮したコスト評価を行うことで、ハードウェアリソースとの相関を明確化。
• Belle II L1 トリガー向け GNN の実用化: 高エネルギー物理学の第一レベルトリガーにおいて、GNN を実用的なレイテンシとリソース制約内で動作させるための具体的な圧縮戦略と性能評価を提供。

4. 結果 (Results)

Belle II の 2024 年衝突データおよびシミュレーションデータを用いた評価結果は以下の通りです。

• 計算コストの劇的な削減:
  • 最大セクター（978 本のセンスワイヤ）における BOPs は、フル精度モデルの 116.6 MBOPs から、最終圧縮モデルでは 1.8 MBOPs に削減されました。これは2 桁以上（約 65 倍）の削減であり、AMD Ultrascale XCVU190 のリソース制約（目標 1.0〜2.5 MBOPs）内に収まっています。
• 性能の維持:
  • AUC（曲線下面積）: フル精度モデルの 0.974 から、圧縮・剪定後のモデルでは 0.968 までわずかに低下しましたが、性能劣化は最小限に抑えられました。
  • ヒット効率とバックグラウンド除去: ヒット効率 95% におけるバックグラウンド除去率は、フル精度で 94.2%、圧縮モデルで 90.9% でした。
• ハードウェア実装検証:
  • 外部コンテキストでの FPGA 実装（AMD Ultrascale XCVU190）により、632.4 ns のパイプラインレイテンシ（128 MHz クロック）を達成し、5 µs の制約を十分に満たしました。
  • リソース使用量は LUT の 35.65%、FF の 29.75% であり、DSP は使用していません。

5. 意義 (Significance)

この研究は、高エネルギー物理学実験におけるハードウェアトリガーシステムへの機械学習（特に GNN）の導入において重要なマイルストーンです。

• 実用性の証明: 高度な非線形モデルである GNN が、厳格なレイテンシと限られた FPGA リソースを持つ L1 トリガーでも動作可能であることを実証しました。
• 効率化の指針: 量子化、剪定、アーキテクチャ変更を組み合わせることで、計算コストを 2 桁以上削減しつつ、物理的な検出性能をほぼ維持できることを示しました。
• 将来への応用: 提案された「ハードウェア意識的な設計フロー」と「BOPs 評価指標」は、Belle II だけでなく、将来の他の高エネルギー物理実験や、エッジデバイスでの AI 実装におけるモデル最適化の指針としても応用可能です。

結論として、本研究は、Belle II 実験の将来のデータ処理能力向上に不可欠な、効率的かつ高性能な GNN ベースのヒットフィルタリングアルゴリズムのハードウェア実装への道筋を明確に示しました。