Design Conductor: An agent autonomously builds a 1.5 GHz Linux-capable RISC-V CPU

この論文は、219 語の要件定義書から自律的に動作し、1.48GHz で動作する RISC-V CPU「VerCore」の RTL 設計から GDSII レイアウトファイルまでの半導体製造を 12 時間で完了させた自律エージェント「Design Conductor」の成果を報告するものです。

要約

🏗️ 1. 何をしたの？「魔法の建築家」の登場

通常、新しい CPU を設計するのは、**「数百人の職人が 2〜3 年かけて、数億ドル（数千億円）を投じて行う巨大プロジェクト」**です。

• 設計図（仕様）を書く
• 部材（回路）を作る
• テストしてバグを直す
• 最終的に工場に渡す（Tape-out）

このすべてを、**「Design Conductor（DC）」という AI が、「たった 12 時間」で、「人間が一切手を加えずに」**完了させてしまいました。

• 入力: 「RV32I という規格の CPU を作って。1.6GHz で動いてね。CoreMark というテストで高得点を取ってね」という、219 単語の簡単なメモ。
• 出力: 1.48GHz で動く、実際に動作する CPU の設計図（GDSII ファイル）。
• 結果: 2011 年頃のインテルの Celeron プロセッサと同等の性能を、AI だけで達成しました。

🧠 2. AI はどうやって働いたの？「天才的な見習い職人」

この AI は、ただコードを生成するだけでなく、まるで経験豊富な建築家のように振る舞いました。

1. 設計の提案（アイデア出し）
   • まず、要件を分析し、「5 ステージのパイプライン」という構造を提案しました。これは CPU が命令を処理する流れを決めることです。
2. 徹底的なレビュー（自己点検）
   • 自分で作った設計図を、**「痛みを伴うほど丹念に」**チェックしました。
   • 「もしここで乗算（掛け算）をしたら、次の命令とぶつかるんじゃないか？」と、シミュレーションを繰り返してシミュレーション上のバグを見つけ、修正しました。
3. テストとデバッグ（失敗からの学習）
   • 実際の動作をシミュレーションし、期待した結果と違うところを見つけると、**「なぜ？」**を徹底的に探しました。
   • 例えば、「分岐命令（ジャンプ）の時に、間違った命令が実行されてしまった」というバグを発見し、原因が「パイプラインの洗浄（フラッシュ）ロジックの欠陥」だと特定して修正しました。
   • この過程で、AI は Python スクリプトを書き、大量のデータ（VCD ファイル）を CSV に変換して自分で分析するまで行いました。
4. 最終調整（性能向上）
   • 最終的に、タイミング（動作速度）が目標に届くよう、回路を微調整しました。
   • なんと、AI は人間が昔から使っている「ブート・ウォレス乗算器」という高度な技術や、分岐を 1 クロックで処理する最適化手法を**「自力で再発見」**し、実装しました。

📊 3. 結果は？「12 時間で作られた 1.5GHz の CPU」

• 性能: 1.48GHz で動作。CoreMark スコア 3261 点。
• サイズ: 70µm × 70µm（髪の毛の太さ程度）。
• 特徴: 人間が「これは難しいから 2 クロックかかるだろう」と思っていた部分を、AI が「いや、1 クロックでいける！」と見抜いて実現しました。

🚧 4. 課題と未来：AI だけではまだ「不完全」

この成功は素晴らしいですが、論文は**「AI だけで全て完璧か？」**という問いにも答えています。

• AI の弱点:
  • 経験の欠如: 「なぜこの設計がダメなのか」という直感的な理由がわからないことがあります。例えば、「コードの行数を減らせば速度が上がる」と誤解したり、複雑な問題を解決するために、不必要に大きな改造（パイプラインの深層化など）を試みたりすることがあります。
  • 言語の壁: 回路設計言語（Verilog）は「イベント駆動（出来事が起きたら動く）」ですが、AI はソフトウェアの「順序実行（上から下へ）」のように考えてしまい、タイミングのバグを見逃すことがあります。
• これからの未来:
  • 人間の役割の変化: 今後、100 人規模のチームが 1 つの設計をするのではなく、**「1 人の建築家（人間）が、AI 助手（DC）を 100 人雇って、同時に 100 種類の設計を並行して進める」**ような世界が来るかもしれません。
  • コストの劇的低下: これまで「作っても売れないからやめよう」と思っていたニッチな用途のチップも、AI なら安価に作れるようになります。
  • 開発期間の短縮: 18〜36 か月かかっていた開発が、3〜6 か月に短縮される可能性があります。

💡 まとめ：この論文が伝えたいこと

この論文は、**「AI がすでに、人間の熟練エンジニアに匹敵する、あるいはそれ以上の速度で、複雑なハードウェアを設計できる」**ことを示しました。

しかし、**「AI は素晴らしい職人だが、まだ『建築家（アーキテクト）』の直感や経験には及ばない」**という点も正直に認めています。

これからの未来は、**「人間の経験と直感」と「AI の圧倒的な計算力と実行力」**が組み合わさることで、これまで不可能だったスピードとコストで、新しいコンピュータ技術が生まれていく時代が来ると予測しています。

まるで、**「天才的な見習い職人（AI）」が、「大工の棟梁（人間）」**の指示のもと、驚異的な速さで街を作っていくようなイメージです。

技術概要

Design Conductor: 自律エージェントによる 1.5GHz 動作 RISC-V CPU の完全自動設計

論文要約（日本語）

本論文は、Verkor チーム（Ravi Krishna, Suresh Krishna, David Chin）によって提出されたもので、最先端の AI モデルを活用して、仕様から GDSII（物理設計データ）までを完全に自律的に構築するエージェント「Design Conductor (DC)」の成果を報告しています。DC は、219 語の要件定義書から出発し、わずか 12 時間で動作検証済み、かつテープアウト準備完了の RISC-V CPU（VerCore）を複数設計しました。

以下に、問題背景、手法、主要な貢献、結果、および意義について詳細にまとめます。

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1. 背景と課題 (Problem)

半導体設計は、非常に時間とコストがかかるプロセスです。

• 高コストと長期化: 最先端のチップ設計は、数百人のエンジニアを動員し、18〜36 か月、4 億ドル以上のコストを要します。
• 検証の重荷: 機能バグは製造後に修正できないため、機能カバレッジの検証に総コストの 50% 以上が費やされます。
• 複雑な制約: 性能（クロック周波数）、消費電力、面積（PPA）という相互に競合する制約を満たすために、多くの設計反復が必要です。
• EDA ツールの難易度: 電子設計自動化（EDA）ツールの設定には高度な専門知識が必要であり、設計のボトルネックとなっています。

これらの課題により、新規参入が難しく、低ボリュームの市場ニーズに対応する設計が放棄される傾向にあります。

2. 手法とアーキテクチャ (Methodology)

Design Conductor (DC) は、チップ設計の全工程（コンセプトから GDSII まで）を自律的に実行するエージェントです。

2.1 DC のアーキテクチャ

• 分散クラウド基盤: 大規模なファイルシステムと分散メモリ上で動作し、複数の LLM セッション、サブエージェント、ツールサーバーを連携させます。
• メモリとコンテキスト管理: 設計要件、過去の設計知識、現在の設計状態を長期的に記憶・管理し、文脈の断絶を防ぎます。
• 主要機能:
  • 安定した長期的実行: 数十億トークンにわたる設計プロセス全体を目標（PPA、機能制約など）に向けて推進します。
  • 技術的習熟: 熟練エンジニアの「勘」や「レシピ」を学習し、高性能な設計を実現します。
  • 検証と修正: 単なる「雰囲気」での設計ではなく、厳密な検証とバグ修正を行います。
  • 探索と速度のバランス: 設計空間を効率的に探索しつつ、行き詰まり（ラビットホール）に陥らないよう管理します。

2.2 設計プロセス (VerCore の事例)

DC は、ユーザーからの要件（219 語のドキュメント）を受け取り、以下のステップを自律的に実行しました。

1. 設計計画: 要件分析、マイクロアーキテクチャの策定、実装プランの作成。
2. モジュール実装と検証: 各モジュール（IF, ID, EX, MEM, WB ステージなど）ごとに RTL とテストベンチを作成し、機能検証を行います。
3. システム統合: Spike（RISC-V シミュレータ）を参照し、エンドツーエンドのテスト（CoreMark など）を実行。
4. デバッグ: 不一致が発生した場合、VCD 波形データを CSV 変換し、Python スクリプトで解析してバグの根本原因を特定し、修正します。
   • 具体例: ジャンプ命令時のパイプラインフラッシュ不具合を特定し、修正しました。
5. PPA 閉塞（Timing Closure）: 物理設計（Place & Route）後のタイミングレポートを分析し、RTL を最適化してクロック周波数目標を達成します。
   • 工夫: 早期フォワーディングの導入や、高速な Booth-Wallace 乗算器の実装を自律的に発見・適用しました。

3. 主要な貢献と成果 (Key Contributions & Results)

DC は、ASAP 7nm プロセスルール（PDK）を用いて、以下の成果を達成しました。

• 完全自律設計: 仕様から GDSII までの完全な設計を、人間の介入なしに 12 時間で完了。これは史上初とされています。
• 高性能 CPU (VerCore) の実現:
  • アーキテクチャ: RV32I + ZMMUL 拡張をサポートする 5 ステージのパイプライン、インオーダー・シングル-issue。
  • クロック周波数: 1.48 GHz（目標 1.6GHz に極めて近い）。
  • CoreMark スコア: 3261（2011 年頃の Intel Celeron SU2300 に相当）。
  • 面積: 2809 µm²（キャッシュ除く）。
  • CPI: 1.5 以下。
• 設計の多様性: 12 時間以内に複数のマイクロアーキテクチャ変種を設計・評価し、最適なパフォーマンスを持つ設計を選択しました。
• 技術的発見: 人間が設計する際に経験的に得るような「1 クロックの分岐ペナルティ」や「早期分岐解決」といった最適化を、DC が自律的に再発見・実装しました。

4. 限界と教訓 (Lessons Learned)

frontier モデル（最先端の LLM）をハードウェア設計に応用する際の課題も指摘されています。

• アーキテクチャ的推論: 初期段階では、タイミングパスの長さなどを過小評価したり、複雑な変更（パイプラインの深化など）を安易に提案したりする傾向がありました。
• RTL とタイミングの理解: Verilog がイベント駆動型言語であることを、逐次処理コードのように誤解するケースがあり、デバッグに時間がかかることがありました。
• 仕様の厳密さ: 入力仕様は極めて厳密で、測定可能な指標（CPI の目標値など）を含める必要があります。曖昧な指示では性能が低下しました。

5. 意義と将来展望 (Significance & Future)

• 設計パラダイムの転換: 従来の 18〜36 か月かかっていた設計プロセスを、3〜6 か月に短縮し、設計コストを劇的に削減する可能性があります。
• 低ボリューム市場の開拓: 従来は採算が取れなかった低ボリュームの ASIC 設計も、自律エージェントによる高速設計により実現可能になります。
• 人間の役割の変化: 熟練エンジニアは「ツール操作」から解放され、アーキテクチャの方向性やビジネス目標の策定、DC の指導といった高付加価値な役割に集中できるようになります。
• EDA ベンダーロックインの解消: DC が複数の EDA ツールを自律的に使いこなせるため、特定のベンダーへの依存度が低下し、ベストなアルゴリズムの選択が可能になります。

結論:
Design Conductor は、AI エージェントがハードウェア設計の全工程を自律的に完遂できることを実証した画期的な研究です。これは半導体産業における生産性とイノベーションの大幅な向上を予示しており、将来的には「概念から GDSII まで」を数ヶ月で実現する新たな設計フローの標準となる可能性があります。