Large spin shuttling oscillations enabling high-fidelity single qubit gates

기술 요약: 고충실도 단일 큐비트 게이트를 가능하게 하는 대규모 스핀 셔틀링 진동

문제 정의
반도체 양자점, 특히 Si/SiGe 이종 구조는 높은 단일 및 2-큐비트 게이트 충실도를 달-성했습니다. 그러나 교환 상호작용(exchange interaction)의 짧은 도달 거리로 인해 복잡한 배선이 필요하고 크로스토크가 발생하는 등 확장성에 한계가 있습니다. "SpinBus"와 같은 이동형 전자 아키텍처는 정적 저장 구역과 전용 조작 구역 사이에서 큐비트를 셔틀링(shuttling)하는 방식을 제안하여 이를 해결하고자 합니다. 이러한 조작 구역에서는 일반적으로 마이크로 자석을 사용하여 자기 구배(magnetic gradient)를 생성하는 전기 쌍극자 스핀 공명(EDSR)을 통해 단일 큐비트 게이트를 수행합니다.

본 연구가 다루는 주요 과제는 게이트 속도와 결맞음(coherence) 사이의 트레이드오프입니다. 표준적인 정적 EDSR 구현은 전하 노이즈 효과를 최소화하기 위해 작은 진동 진폭($\sim 1$ nm)을 사용하며, 이는 큰 자기 구배를 요구하고 스핀 탈위상(dephasing)을 유발합니다. 반면, 셔틀링 아키텍처는 훨씬 더 큰 진동 진폭($\sim 10\text{--}20$ nm)을 허용하므로, 구배 요구 사항을 줄이고 결맞음 시간을 개선할 수 있습니다. 그러나 대진폭 셔틀링은 새로운 결맞음 메커니즘을 도입합니다:

1. 전하 노이즈: 구배는 감소하지만, 더 큰 공간적 변위로 인해 위치 의존적 노이즈에 대한 민감도가 높아집니다.
2. 스핀-밸리 물리: 실리콘의 경우, 전도대(conduction band)에 낮은 에너지의 밸리 상태가 존재합니다. 전자가 셔틀링하는 동안 전자는 공간적으로 변화하는 밸리 분할(valley splitting) 및 스핀-밸리 결합을 마주하게 됩니다. 이는 위치 의존적인 에너지 이동과 위상 무작위화(결맞음 저하)를 초래하며, 특히 밸리 분할이 작은($<15$ $\mu$eV) "저 밸리 분할 지점(LVSP)"에서 두드러집니다. 이러한 LVSP는 게이트 충실도를 심각하게 저하시켜 조작 구역을 사용 불가능하게 만들 수 있습니다.

방법론
저자들은 개방형 양자계 프레임워크 내에서 결합된 스핀-밸리 해밀토니안을 사용하여 셔틀링 기반 EDSR 동작을 모델링합니다.

• 해밀토니안: 시스템은 제만 항(Zeeman terms), 라비 구동(마이크로 자석 구배를 통한), 밸리 역학(2-레벨 시스템으로 모델링), 그리고 위치 의존적 스핀-밸리 상호작용($H_{spin-valley}$)을 포함합니다.
• 밸리 모델: 실제 장치의 밸리 경관을 시뮬레이션하기 위해 두 가지 별도의 미시적 모델을 채택합니다:
  1. Ge-확산 모델: Si 우물 내 Ge 원자의 무작위 분포를 고려합니다.
  2. Step 모델: 헤테로 구조 계면의 제조 미스컷(miscut)을 고려합니다.
• 역학: 시스템 진화는 밸리 완화($T_{1,v}$)와 전하 노이즈에 의한 스핀 탈위상($T_{2,s}$)을 포함하는 마스터 방정식에 의해 제어됩니다.
• 최적화: 저자들은 자동 미분을 위해 JAX로 구현된 양자 최적 제어(특히 GRAPE 알고리즘)를 사용하여 전자 궤적 $x_{qd}(t)$를 형성합니다. 표준적인 사인파 구동과 달리, 제어 펄스는 밸리 자유도를 추적하면서 평균 게이트 불충실도($1 - \bar{F}$)를 최소화하도록 최적화됩니다. 목표 게이트는 y-축에 대한 $\pi$-회전입니다.

주요 기여

1. 셔틀링의 이점 입증: 본 논문은 대규모 진폭 셔틀링($x_0 \approx 10\text{--}20$ nm)이 정적 EDSR에 비해 필요한 자기 구배를 10배 이상 줄일 수 있음을 이론적으로 입증합니다. 이러한 구배 감소는 더 큰 공간적 규모에서 작동할 때조차 전하 노이즈로 인한 스핀 탈위상율을 크게 낮춥니다.
2. 밸리 물리에 대한 최적 제어: 저자들은 스핀-밸리 결합과 LVSP가 표준적인 해석적 라비 펄스의 병목 현상을 일으킬 수 있음을 보여줍니다. 그러나 양자 최적 제어를 사용하면 이러한 효과를 완화할 수 있습니다. 전자 궤적을 형성함으로써, 제어 시퀀스는 낮은 밸리 분할 및 강한 스피-밸리 결합 영역을 효과적으로 통과할 수 있습니다.
3. 모델 간 견고성: 연구는 두 가지 경쟁하는 물리 모델(Ge-diffusion 및 Step)과 1000개의 샘플링된 장치 앙상블 전체에 대해 접근 방식의 유효성을 검증하여, 이 이점이 특정 이상적인 장치 구성에 국한되지 않음을 증명합니다.

결과

• 정적 vs. 셔틀링: 시뮬레이션은 주어진 밸리 분할에 대해, 셔틀링의 더 큰 진폭이 높은 구배에서 작동하는 정적 양자점보다 더 낮은 자기 구배를 허용하여 더 긴 $T_2^*$ 시간을 결과한다는 것을 확인합니다.
• 충실도 개선:
  • 해석적 펄스: 표준적인 사인파 구동은 LVSP나 강한 스핀-밸리 결합을 만날 때 높은 불충실도(흔히 $>10^{-2}$)를 보입니다.
  • 파라미터 최적화: 구동 주파수($\omega$)와 펄스 길이($T_g$)를 튜닝하면 많은 경우 충실도가 개선되지만, 최악의 경우인 LVSP를 극복하는 데는 실패합니다.
  • 궤적 최적화: 궤적을 형성하기 위해 최적 제어를 사용하면 일관되게 평균 게이트 불충실도를 $10^{-3}$ 미만(충실도 $>99.9\%$)으로 달성할 수 있습니다. 이는 밸리 분할이 몇 $\mu$eV 수준으로 낮은 장치와 1000개의 샘플링된 전체 앙상블에 대해서도 유효합니다.
• 스케일링: 최적 제어 접근 방식은 해석적 공식에 비해 게이트 충실도를 최소 2~3 자릿수(orders of magnitude) 개선하여, LVSP의 해로운 영향을 효과적으로 중립화합니다.

의의 및 주장
본 논문은 최적 제어 기술이 사용된다면 셔틀링 기반 EDSR이 반도체 플랫폼에서 단일 큐비트 연산을 수행하기 위한 실행 가능하고 선호되는 방법이라고 주장합니다.

• 확장성: 이 접근 방식은 고충실도 연산을 위해 지나치게 큰 자기 구배를 필요로 하지 않으면서도 양자 버스 아키텍처의 확장성을 지원합니다.
• 회복력: 본 연구는 LVSP를 피하기 위한 "극단적인 조치"가 불필요하며, 대신 제어 이론을 통해 이러한 어려운 영역을 사용할 수 있게 만들 수 있다고 주장합니다.
• 실용성: 저자들은 본 연구가 모델 기반이지만, 결론이 인시츄(in-situ) 폐루프 제어로 확장될 수 있으며, 이는 알려지지 않았거나 변동하는 밸리 경관 속에서도 실시간 교정 및 고충실도 게이트 실행을 위한 경로를 제공한다고 제안합니다.

결론적으로, 밸리 물리와 전하 노이즈가 상당한 도전 과제를 제시하지만, 궤적 형성을 통해 이를 극복할 수 있으며, 따라서 SpinBus 아키텍처가 결함 허용 양자 컴퓨팅을 위한 강력한 후보임을 밝히고 있습니다.