CryptRISC: 전력 사이드 채널 공격에 대한 보호를 갖춘 고성능 암호화용 안전한 RISC-V 프로세서

1. 문제 정의 (Problem)

현대 컴퓨팅에서 암호화 연산은 데이터 기밀성과 무결성을 보장하는 핵심 요소입니다. 그러나 일반적인 범용 프로세서에서 암호화를 수행할 경우 다음과 같은 두 가지 주요 문제가 발생합니다.

• 성능 병목 현상: 소프트웨어 기반 암호화 (OpenSSL 등) 는 비트 단위 연산과 모듈러 산술이 많아 실행 지연이 크고, 특히 임베디드 환경에서는 실시간 응용에 부적합합니다.
• 전력 사이드 채널 공격 (Power Side-Channel Attacks, PSC): 암호화 연산 중 발생하는 전력 소비의 미세한 변동을 분석하여 (DPA, CPA 등) 비밀 키를 유출할 수 있습니다. 기존 RISC-V 암호화 확장 (CISE) 은 성능 최적화에 중점을 두었으나, 이러한 물리적 공격에 대한 내성이 부족합니다.
• 기존 대응책의 한계:
  • 소프트웨어 기반 마스킹: 유연하지만 실행 오버헤드가 크고 구현이 복잡합니다.
  • 고정 기능 하드웨어 마스킹: 오버헤드는 낮으나 다양한 암호 알고리즘 (AES, SHA, SM 시리즈 등) 에 적용하기 어렵고 유연성이 떨어집니다.
  • 알고리즘별 특이성: AES 는 $GF(2^8)$ 필드 (아핀/승법 마스킹 필요), SHA-2 는 부울 논리 및 정수 모듈러 연산 (부울/산술 마스킹 필요) 등 알고리즘마다 최적의 마스킹 기법이 다릅니다. "일률적인 (One-size-fits-all)" 접근법은 비효율적입니다.

2. 방법론 (Methodology)

저자들은 CryptRISC라는 새로운 RISC-V 프로세서를 제안했습니다. 이는 오픈 소스 CVA6 코어를 기반으로 하며, 64 비트 RISC-V 스칼라 암호화 확장 (Scalar Cryptography Extensions) 을 통합하고, ISA(명령어 세트 아키텍처) 기반의 연산자 마스킹 프레임워크를 하드웨어 레벨에서 구현합니다.

주요 아키텍처 구성 요소는 다음과 같습니다:

1. 필드 감지 계층 (Field Detection Layer, FDL):

   • 디코딩 (Decode) 단계에 위치합니다.
   • 각 암호화 명령어의 오퍼코드 (opcode) 를 분석하여 해당 연산이 수행되는 주도 대수적 필드 (Dominant Algebraic Field) 를 식별합니다.
   • 예: AES 는 $GF(2^8)$, SHA-256 의 논리 연산은 $GF(2)$, 모듈러 덧셈은$Z/2^nZ$ 등으로 분류합니다.
   • 이 정보는 명령어 인코딩을 변경하지 않고 내부 메타데이터 (MASK_MODE, MASK_SHARES) 로 변환됩니다.

2. 마스킹 제어 유닛 (Masking Control Unit, MCU):

   • 실행 (Execute) 단계에 통합되어 있습니다.
   • FDL 에서 전달받은 필드 정보에 따라 동적으로 마스킹 전략 (부울, 아핀, 산술) 을 선택합니다.
   • 아핀 마스킹 (Affine Masking) 공식을 사용하여 단일 하드웨어 데이터 경로로 다양한 마스킹 기법을 구현합니다: $x' = A \cdot x + B$.
     • $A$와 $B$는 매 사이클마다 생성되는 무작위 값으로, 연산의 대수적 필드 ($GF(2)$, $GF(2^8)$, $Z/2^nZ$) 에 맞춰 생성됩니다.
   • 민감한 연산자 (Operands) 가 암호화 기능 유닛 (CFU) 에 도달하기 전에 무작위화되어 전력 누출을 차단합니다.

3. 파이프라인 통합:

   • 마스킹 로직은 디코딩과 실행 단계에 통합되어 추가적인 파이프라인 스테이지를 생성하지 않습니다.
   • 명령어 인코딩 변경이 없으므로 기존 컴파일러 및 소프트웨어와 호환됩니다.

3. 주요 기여 (Key Contributions)

• 최초의 통합 RISC-V 프로세서: 암호화 가속과 하드웨어 레벨의 전력 사이드 채널 보호를 동시에 제공하는 최초의 RISC-V 프로세서 (CryptRISC) 를 제안했습니다.
• 필드 인식형 동적 마스킹: 명령어 의미론에 따라 부울, 아핀, 산술 마스킹을 동적으로 선택하는 하드웨어 메커니즘을 설계했습니다. 이는 알고리즘별 최적의 보호를 제공하면서도 오버헤드를 최소화합니다.
• 투명한 구현: 명령어 인코딩 변경 없이 파이프라인 내부에서 투명하게 연산자를 무작위화하여 소프트웨어 수정 없이 보안이 적용됩니다.
• 검증: 다양한 암호 알고리즘 (AES, SHA-256/512, SM3, SM4) 에 대한 명령어 수준의 TVLA(Test Vector Leakage Assessment) 를 통해 1 차 전력 사이드 채널 누출이 통계적으로 유의미하지 않음을 입증했습니다.

4. 실험 결과 (Results)

FPGA (Xilinx Kintex-7) 를 이용한 실험 결과는 다음과 같습니다:

• 성능 향상:
  • 기존 소프트웨어 구현 대비 최대 6.80 배 (SM3 기준) 의 속도 향상을 달성했습니다.
  • 평균적으로 약 4.76 배의 속도 향상을 보였으며, AES-192 는 5.75 배, AES-256 은 5.50 배의 향상을 기록했습니다.
• 메모리 효율성:
  • 하드웨어 가속 명령어 사용으로 인해 바이너리 크기가 감소했습니다 (AES 기준 약 13.8% 감소).
• 사이드 채널 내성:
  • TVLA 테스트: 모든 테스트된 명령어에서 t-value 가 ±2 이내에 분포했으며, 누출 임계값인 ±4.5 를 훨씬 하회했습니다.
  • CPA 테스트: 모든 p-value 가 0.05 이상으로, 통계적으로 유의미한 누출이 없음을 확인했습니다 (기존 Unmasked CVA6 은 실패).
• 하드웨어 오버헤드:
  • LUT 사용량은 기준 CVA6 대비 1.86% 만 증가했습니다.
  • Flip-Flop 사용량은 0.24% 증가했습니다.
  • 임계 경로 지연 (Critical Path Delay) 과 타이밍 슬랙은 전혀 변하지 않아 성능 저하가 없음을 확인했습니다.
  • 전력 소비는 1.78% 미미하게 증가했습니다.

5. 의의 및 결론 (Significance)

CryptRISC 는 암호화 가속과 강력한 보안 (전력 사이드 채널 보호) 을 동시에 달성하는 확장 가능하고 실용적인 솔루션을 제시합니다.

• 효율성: 소프트웨어 마스킹의 높은 오버헤드와 고정 하드웨어 마스킹의 비유연성 사이의 균형을 이룹니다.
• 유연성: 새로운 암호 알고리즘이 등장하더라도 ISA 확장 및 필드 태그 정의만 변경하면 되며, 하드웨어 구조의 대폭적인 변경 없이 대응 가능합니다.
• 실용성: 1.86% 의 낮은 하드웨어 오버헤드로 높은 보안성을 제공하여, 보안이 중요한 임베디드 시스템 및 IoT 장치에 적용하기 매우 적합합니다.

이 연구는 RISC-V 아키텍처가 고성능 암호화 처리뿐만 아니라 물리적 보안까지 내재화할 수 있음을 보여주는 중요한 이정표입니다.