General circuit compilation protocol into partially fault-tolerant quantum computing architecture

논문 요약: 부분적 오류 정정 양자 컴퓨팅 아키텍처를 위한 일반 회로 컴파일 프로토콜

1. 연구 배경 및 문제 제기 (Problem)

• 배경: 초기 오류 정정 양자 컴퓨팅 (Early-FTQC) 시대에 진입함에 따라, 논리 큐비트와 특정 오류 정정 코드를 활용한 회로 실행 프로토콜이 중요해지고 있습니다. 표면 코드 (Surface Code) 와 격자 수술 (Lattice Surgery) 은 현재 가장 유망한 접근법 중 하나입니다.
• 기존 방식의 한계:
  • 기존 격자 수술 방식은 이산적인 게이트 (T 게이트 등) 만을 기본 게이트로 사용하며, T 게이트 실행을 위해 많은 수의 보조 논리 큐비트 (Magic State Factory) 가 필요하여 공간 효율성이 낮습니다.
  • 또한, 임의의 각도 회로 (Arbitrary-angle rotation) 를 구현하기 위해 많은 수의 기본 게이트를 조합해야 하므로 회로 깊이가 불필요하게 증가합니다.
• STAR 아키텍처의 도입과 새로운 문제:
  • 저자는 STAR (Space-Time Analog Rotation) 아키텍처를 제안합니다. 이는 T 게이트 대신 임의 각도의 Z 축 아날로그 회전 ($R_z(\theta)$) 을 비-클리포드 (Non-Clifford) 기본 게이트로 사용하는 방식입니다.
  • 문제점: STAR 아키텍처는 $R_z(\theta)$ 게이트를 실행하기 위해 리소스 상태 (Resource State, $|m_\theta\rangle$) 생성과 ZZ 결합 측정 (Joint Measurement) 을 필요로 합니다. 이 두 과정 모두 확률적 (Probabilistic) 이며, 성공할 때까지 반복해야 하는 RUS (Repeat-Until-Success) 프로토콜을 따릅니다.
  • 이로 인해 시간 오버헤드 (Time Overhead) 가 크게 발생하며, 리소스 상태 생성 실패나 측정 실패 시 발생하는 대기 시간이 전체 실행 시간을 지연시킵니다.

2. 제안된 방법론 (Methodology)

저자는 STAR 아키텍처에서 시간 오버헤드를 최소화하기 위한 회로 실행 프로토콜과 성능 예측기를 제안합니다.

• 기본 게이트 세트 및 전략:
  • 기본 게이트를 $\{CNOT, R_z(\theta), R_x(\phi)\}$로 설정하고, 단일 큐비트 게이트를 아날로그 회전으로 분해합니다.
  • Hadamard 게이트는 비용이 높으므로 (3 클럭 사이클 소요) 사용을 자제하고 분해 방식을 사용합니다.
• 작업 우선순위 및 스케줄링:
  • 격자 수술의 기본 작업 (리소스 상태 이동, CNOT 라우팅, 리소스 상태 생성 시도) 에 대해 명확한 우선순위를 설정합니다.
  • 우선순위: (1) 리소스 상태 이동 > (2) CNOT 라우팅 > (3) 리소스 상태 생성 시도. 이는 CNOT 경로가 차단되는 것을 방지하고, 리소스 상태 생성의 확률적 실패를 최소화하기 위함입니다.
• 병렬 리소스 상태 생성 및 QUBO 최적화:
  • 리소스 상태 생성의 확률적 실패로 인한 시간 손실을 줄이기 위해, 여러 위치에서 병렬로 생성 시도를 수행합니다.
  • 공간 내 리소스 상태 할당을 결정하기 위해 2 차 무제약 이진 최적화 (QUBO, Quadratic Unconstrained Binary Optimization) 문제를 구성합니다.
  • 목적 함수는 (1) 가능한 많은 리소스 상태 생성, (2) 한 공간에 여러 리소스 상태가 겹치지 않도록 하는 제약, (3) 가능한 한 모든 데이터 큐비트에 리소스 상태가 할당되도록 하는 것을 포함합니다.
• 빈번한 아날로그 회전 시도 (Frequent Attempts):
  • 결합 측정 간격을 줄이기 위해, 현재 측정 중인 리소스 상태와 다른 측변에서 다음 회전을 위한 리소스 상태 ($|m_{2\theta}\rangle$ 등) 를 미리 준비하는 전략을 사용합니다.
  • CNOT 연산의 두 번째 클럭 사이클 동안에도 다음 단일 큐비트 회전을 위한 리소스 상태 생성을 시도하여 대기 시간을 제거합니다.
• 성능 예측기 (Performance Estimators) 개발:
  • 실제 시뮬레이션 없이도 회로 실행 시간을 예측할 수 있는 지표를 제안합니다.
  • $E_{analog}$: 아날로그 회전 시도 빈도를 예측하는 지표 (사용 가능한 엣지 수와 회전 횟수 기반).
  • $E_{cnot}$: CNOT 경로 길이를 예측하는 지표 (경로 길이와 CNOT 횟수 기반).
  • $E_{comb}$: 두 지표를 가중치 ($w$) 를 더해 결합한 종합 지표.

3. 주요 기여 (Key Contributions)

1. STAR 아키텍처용 작업 스케줄링 프로토콜 설계: 논리 리소스 상태 생성, 이동, 결합 측정, 2-큐비트 게이트 (CNOT) 실행을 위한 전체 양자 회로 실행 프로토콜을 고안했습니다.
2. QUBO 기반 공간 최적화: 리소스 상태 생성 위치를 결정하기 위해 QUBO 를 활용하여 공간 효율성과 병렬성을 극대화했습니다.
3. 효율적인 성능 예측기 제안: 타겟 회로와 논리 큐비트 토폴로지의 특징을 기반으로 실행 시간 (클럭 사이클 수) 을 실제 시뮬레이션보다 훨씬 빠르게 예측하는 지표를 개발했습니다.
4. 밀집 큐비트 매핑 (Dense Mapping) 연구: 공간 효율성을 극대화하기 위해 1 개의 논리 데이터 큐비트가 1 개의 패치 (Patch) 만 차지하도록 하는 밀집 매핑 방식을 제안했습니다.

4. 실험 결과 (Results)

• 시뮬레이션 환경: QASMBench 의 회로 (Ising, Adder, DNN 등) 를 대상으로 500 개의 무작위 큐비트 토폴로지에서 50 회 실행하여 평균 클럭 사이클 수를 측정했습니다.
• 토폴로지에 따른 성능 차이: 최적의 토폴로지는 평균 토폴로지 대비 약 20% 적은 클럭 사이클을 소요했습니다.
• 예측기의 유효성:
  • 회로 특성에 따라 성능에 영향을 미치는 요인이 다릅니다. CNOT 밀도가 높은 회로 (예: Ising) 는 $E_{cnot}$과 강한 상관관계를 보였고, 단일 큐비트 회전 밀도가 높은 회로 (예: Adder) 는 $E_{analog}$와 강한 상관관계를 보였습니다.
  • 결합 예측기 ($E_{comb}$, $w=0.3$) 는 다양한 회로 유형에서 실제 실행 시간과 상관계수 (R-value) 0.5 이상의 높은 상관관계를 보였습니다.
• 최적 토폴로지 탐색: 무작위 생성된 5,000 개의 토폴로지 중 $E_{comb}$ 값이 높은 상위 25 개를 선택하여 실행한 결과, 무작위 선택보다 명확하게 적은 클럭 사이클로 회로를 실행할 수 있었습니다.

5. 의의 및 결론 (Significance)

• 초기 FTQC 시대의 실용성: 제한된 물리 큐비트 수를 가진 초기 오류 정정 양자 컴퓨터에서, 공간 효율성을 높이면서도 시간 오버헤드를 줄일 수 있는 구체적인 컴파일 전략을 제시했습니다.
• 자원 관리의 혁신: 확률적 과정 (리소스 상태 생성) 으로 인한 지연을 QUBO 최적화와 병렬 시도를 통해 효과적으로 관리하는 방법을 제시했습니다.
• 설계 가이드라인 제공: 실제 시뮬레이션 없이도 회로 실행 성능을 빠르게 예측하여, 특정 회로에 최적화된 논리 큐비트 토폴로지를 사전에 설계할 수 있는 도구를 제공했습니다.
• 향후 과제: 논리 큐비트의 이동 및 재형성 (Reformation) 을 허용하여 더 높은 효율을 달성하거나, Litinski 등의 전역 게이트 방식과의 호환성 등을 향후 연구 과제로 남겼습니다.

이 논문은 부분적 오류 정정 아키텍처에서 회로 컴파일의 효율성을 극대화하기 위한 체계적인 접근법을 제시하여, 양자 하드웨어의 제한된 자원을 효율적으로 활용하는 데 중요한 기여를 합니다.