General circuit compilation protocol into partially fault-tolerant quantum computing architecture

Título: Protocolo general de compilación de circuitos para una arquitectura de computación cuántica parcialmente tolerante a fallos

1. Problema y Contexto

El artículo aborda los desafíos de la ejecución de circuitos cuánticos en la era temprana de la Computación Cuántica Tolerante a Fallos (FTQC). Aunque los códigos de superficie y la cirugía de red (lattice surgery) son prometedores para la corrección de errores, presentan limitaciones significativas:

• Ineficiencia de las puertas no Clifford: En las arquitecturas convencionales, las puertas no Clifford (como la puerta T) requieren la creación de "estados mágicos" en fábricas dedicadas que consumen muchos qubits lógicos auxiliares (ancillas) y tiempo.
• Discretización de operaciones: La necesidad de aproximar rotaciones continuas mediante secuencias largas de puertas discretas (T-gates) aumenta drásticamente el número de pasos y la profundidad del circuito.
• Arquitectura STAR: Se propone la arquitectura de Rotación Analógica en Espacio-Tiempo (STAR), que utiliza rotaciones continuas $R_z(\theta)$ como puertas base. Sin embargo, esta arquitectura introduce nuevos cuellos de botella:
  • La creación de estados de recursos $|m_\theta\rangle$ y las mediciones conjuntas necesarias para las rotaciones analógicas son procesos probabilísticos.
  • Estos procesos utilizan protocolos de "repetir hasta tener éxito" (RUS), lo que genera una gran sobrecarga de tiempo (overhead) debido a los intentos fallidos.
  • Existe una falta de protocolos de programación (scheduling) optimizados específicamente para la creación de recursos dentro del mismo espacio de un qubit lógico, a diferencia de las fábricas externas tradicionales.

2. Metodología

Los autores proponen un protocolo de ejecución de circuitos diseñado específicamente para la arquitectura STAR, combinando cirugía de red con códigos de superficie y optimización combinatoria.

• Conjunto de Puertas Base: Se adopta un conjunto de puertas $\{CNOT, R_z(\theta), R_x(\phi)\}$. Las puertas de Hadamard se evitan debido a su alto costo en ciclos de reloj (3 ciclos) y la necesidad de reformar los qubits lógicos. Las operaciones de un solo qubit se descomponen en secuencias de rotaciones arbitrarias.
• Protocolo de Programación (Scheduling):
  • Se define una jerarquía de prioridades para las operaciones: (1) Movimiento de estados de recursos, (2) Enrutamiento de CNOT, (3) Creación de estados de recursos.
  • Se categorizan los qubits lógicos en estados (ej. IDLE, CNOT1, RX1, RZ3, etc.) para gestionar el flujo de operaciones en cada paso de tiempo.
• Optimización de Asignación de Espacios (QUBO):
  • Para mitigar la sobrecarga de los procesos probabilísticos, se propone ejecutar múltiples intentos de creación de estados de recursos en paralelo.
  • Se utiliza Optimización Binaria Cuadrática sin Restricciones (QUBO) para determinar la asignación óptima de espacios vacíos (spots) para la creación de recursos.
  • Se definen funciones objetivo ($f(b)$ y $g(c)$) que minimizan el tiempo total maximizando la creación de recursos, evitando conflictos de espacio y garantizando al menos un intento por qubit de datos. Esto se resuelve mediante annealing clásico o cuántico.
• Reducción de Intervalos de Medición: Se implementa una estrategia de "intentos frecuentes" donde, mientras se realiza una medición conjunta en un lado de un qubit, se prepara el estado de recurso para el siguiente intento en el lado opuesto, reduciendo el intervalo entre intentos a un solo ciclo de reloj.
• Mapeo de Qubits: Se explora un mapeo denso de qubits lógicos en la topología física (aproximadamente 4 qubits lógicos por cada 9 espacios de parche), asegurando que cada qubit tenga bordes accesibles para rotaciones y que existan caminos para operaciones CNOT.

3. Contribuciones Clave

1. Protocolo de Programación Operativa: Diseño de un protocolo completo para ejecutar circuitos cuánticos completos en la arquitectura STAR, gestionando la generación de recursos, el movimiento de ancillas y las mediciones conjuntas.
2. Optimización mediante QUBO: Introducción de un método basado en QUBO para asignar dinámicamente espacios de creación de recursos, permitiendo la ejecución paralela de intentos y reduciendo significativamente la sobrecarga temporal.
3. Estimadores de Rendimiento: Desarrollo de dos métricas predictivas ($E_{analog}$ y $E_{cnot}$) y una combinada ($E_{comb}$) que estiman el tiempo de ejecución (en ciclos de reloj) basándose en la topología de los qubits y la densidad del circuito, sin necesidad de simulaciones costosas.
4. Validación de Topologías Óptimas: Demostración de que es posible seleccionar topologías de qubits lógicos específicas que mejoran el rendimiento en un ~20% comparado con la media aleatoria, utilizando los estimadores propuestos.

4. Resultados

• Simulaciones: Se probaron circuitos de QASMBench (como Ising, Adder, QFT) en espacios de qubits de 5x5, 6x6, etc., con 500 topologías aleatorias y 50 ejecuciones por configuración.
• Correlación con Estimadores:
  • Se observó que el rendimiento depende de la densidad del circuito. Para circuitos con alta densidad de CNOT (ej. Ising), el tiempo de ejecución correlaciona fuertemente con el estimador de longitud de camino CNOT ($E_{cnot}$).
  • Para circuitos con baja densidad de CNOT y alta de rotaciones (ej. Adder), el rendimiento correlaciona fuertemente con la disponibilidad de espacios para rotaciones ($E_{analog}$).
  • El estimador combinado $E_{comb}$ mostró una alta correlación (valores R absolutos > 0.5) con el rendimiento real para todos los circuitos probados.
• Selección de Topología: Al generar 5,000 topologías aleatorias y seleccionar las 25 con los mejores valores de $E_{comb}$, se logró ejecutar los circuitos con significativamente menos ciclos de reloj que con topologías puramente aleatorias.
• Eficiencia: El protocolo logra ejecutar circuitos sin fallos, gestionando la naturaleza probabilística de la arquitectura STAR mediante la paralelización de intentos.

5. Significado e Impacto

Este trabajo es fundamental para la transición hacia la computación cuántica tolerante a fallos en la era actual, donde el número de qubits físicos es limitado.

• Eficiencia Espacial: Permite empaquetar más qubits lógicos en el mismo hardware físico, maximizando la capacidad de cómputo disponible.
• Reducción de Sobrecarga: Al tratar la creación de recursos y las mediciones como procesos paralelizados y optimizados, se mitiga la penalización temporal inherente a los protocolos RUS.
• Herramienta de Diseño: Los estimadores de rendimiento propuestos permiten a los investigadores y ingenieros diseñar topologías de hardware y mapeos de circuitos óptimos antes de la ejecución física, ahorrando tiempo de simulación y recursos computacionales.
• Viabilidad de STAR: Demuestra que la arquitectura STAR, a pesar de sus desafíos probabilísticos, puede ser una alternativa viable y eficiente a las fábricas de estados mágicos tradicionales para la ejecución de circuitos generales.

En resumen, el artículo proporciona el marco de compilación y las herramientas de optimización necesarias para ejecutar algoritmos cuánticos complejos de manera eficiente en arquitecturas de corrección de errores parciales y continuas, superando las limitaciones de tiempo y espacio de los enfoques actuales.