Energy-Efficient Implementation of Spiking Recurrent Cells on FPGA

기술 요약: FPGA 기반의 에너지 효율적 스파이킹 재귀 셀 구현

문제 제기
스파이킹 신경망 (SNN) 은 희소하고 이벤트 기반의 계산을 활용하여 기존 인공 신경망 (ANN) 에 비해 저전력 대안을 제시합니다. 그러나 생물학적 타당성과 하드웨어 효율성 사이에는 상당한 트레이드오프가 존재합니다. 생물학적으로 충실한 모델은 종종 필드 프로그래머블 게이트 어레이 (FPGA) 에는 계산 비용이 너무 많이 들며, 누설 적분 - 방출 (LIF) 또는 적분 - 방출 (IF) 과 같은 표준 단순화 모델은 하드웨어 실현 가능성을 달성하기 위해 재발기 기간과 연속적인 상태 진화와 같은 복잡한 뉴런 역학을 희생합니다. 또한, 기존 FPGA 구현은 종종 유연성을 제한하는 온라인 학습이나 특정 아키텍처에 의존합니다. 과제는 LIF/IF 모델보다 더 풍부한 역학을 유지하면서도 효율적이고 자원이 제한된 FPGA 하드웨어와 호환되도록 뉴런 모델을 구현하는 것입니다.

방법론
저자들은 스파이킹 재귀 셀 (SRC) 뉴런을 활용하는 SNN 용 FPGA 가속기를 제안합니다. SRC 는 재귀 신경망 (RNN) 아키텍처에서 파생되었으며, 스파이킹 행동을 역학에 직접 통합하여 LIF 모델에서 일반적으로 사용되는 명시적 리셋 메커니즘의 필요성을 제거합니다.

효율적인 FPGA 구현을 가능하게 하기 위해 저자들은 원래 SRC 방정식에 일련의 수학적 단순화를 도입했습니다:

1. 고정소수점 산술: 모든 변수와 매개변수는 1,000 배로 스케일링되어 정수 (11 비트 표현) 로 변환되었으며, 비용이 많이 드는 부동소수점 연산이 제거되었습니다.
2. 연산자 단순화: 쌍곡탄젠트 (tanh) 함수는 기울기가 0.75 인 구간별 선형 근사 (Stanh) 로 대체되었습니다. 상수 (예: 0.75) 와의 곱셈은 비트 시프트 연산을 사용하여 구현되었습니다.
3. 임계값 비선형성: 재발기 스위치 변수 $z_s[t]$ 를 계산하는 데 사용된 복잡한 지수 함수는 간단한 임계값 규칙으로 대체되었습니다. 막전위가 임계값 $V_{th}$ 를 초과하면 $z_s[t]$ 는 "깊은 (deep)" 상태로 전환되고, 그렇지 않으면 "쌍곡선 (hyperbolic)" 상태로 유지됩니다.
4. 매개변수 조정: 비트 시프트 기반 곱셈을 허용하기 위해 매개변수 $r_s$ 를 -7 에서 -8 로 조정했으며, 명시적 매개변수를 추출하여 연산을 병합했습니다.

시스템은 100 MHz 로 클럭되는 AMD Xilinx Artix-7 XC7A200T FPGA 에서 VHDL로 구현되었습니다. 아키텍처는 입력 인터페이스, 완전 연결 SRC 계층 (100 개 뉴런), IR(적분 - 리셋) 적분기 계층 (10 개 뉴런), 그리고 비교기 출력으로 구성된 4 개의 계층으로 구성됩니다. 가중치 행렬은 Julia 를 사용하여 오프라인으로 계산되었으며 수정 없이 직접 LUT 레지스터에 저장되어 모델의 견고성을 테스트했습니다.

주요 기여

• 하드웨어 최적화 SRC 모델: 이 논문은 부동소수점 유닛이나 비싼 단항 연산자 없이 복잡한 SRC 모델을 FPGA 에서 실행할 수 있도록 하는 일련의 새로운 단순화를 제시하며, 동시에 연속적인 뉴런 역학을 보존합니다.
• 견고성 검증: 이 연구는 Julia 에서의 원래 단순화되지 않은 SRC 모델에서 훈련된 가중치가 최소한의 정확도 손실로 단순화된 FPGA 구현에 직접 이전될 수 있음을 보여주어, 양자화 및 방정식 단순화에 대한 모델의 견고성을 검증했습니다.
• 에너지 - 정확도 트레이드오프 분석: 이 작업은 스파이킹 추적 길이 감소와 시냅스 가중치 양자화 (최대 4 비트까지) 가 에너지 소비와 인식 정확도에 미치는 영향을 체계적으로 조사합니다.
• 모듈식 아키텍처: 동기화를 위한 "Binder" 모듈과 병렬 처리를 위한 "NetWorkLevel" 모듈을 사용하는 계층적 동기식 아키텍처가 제안되어 재구성 및 확장성을 용이하게 합니다.

실험 결과
시스템은 이진 이미지 시퀀스로 변환된 MNIST 데이터셋을 사용하여 평가되었습니다.

• 기선 성능: 220 개 이미지의 스파이킹 추적과 9 비트 가중치를 사용하여 FPGA 구현은 1.7424 ms/숫자의 처리 시간으로 96.31% 정확도를 달성했습니다. 이는 Julia 에서의 단순화된 "Pseudo-VHDL"(PsV) 시뮬레이션의 정확도와 일치했습니다.
• 에너지 효율성: 스파이킹 추적 길이를 55 개 이미지로 줄이고 가중치를 5 비트로 양자화함으로써 시스템은 0.55 mJ/숫자에서 93.32% 정확도를 달성했습니다. 44 개 이미지와 4 비트 가중치로 추가 감소시 0.45 mJ/숫자에서 92.89% 정확도를 얻었습니다.
• 자원 활용: 가중치 비트 너비를 9 비트에서 4 비트로 줄인 결과 SRC 뉴런당 LUT 사용량이 5~6% 감소했습니다. SRC 계산에 DSP48 유닛을 사용하고 계층 내에서 완전한 병렬화를 적용한 것이 낮은 처리 시간에 기여했습니다.
• 비교: 다른 FPGA 기반 SNN 구현 (예: Carpegna 등, Han 등) 과 비교할 때, SRC 접근 방식은 특히 짧은 스파이킹 추적의 경우 훨씬 낮은 에너지 소비로 경쟁력 있는 정확도를 보여주었습니다. 저자들은 훈련 및 테스트 정확도 간의 격차가 다른 연구들보다 작다 (1.1%) 고 지적하며, 이는 SRC 모델의 견고성 때문이라고 설명합니다.

의의 및 주장
이 논문은 SRC 기반 SNN 이 표준 LIF/IR 모델보다 더 풍부한 뉴런 역학을 유지하면서 감소된 에너지 소비로 경쟁력 있는 성능을 제공할 수 있다고 주장합니다. 저자들은 제안된 단순화가 생물학적 타당성과 하드웨어 비용 사이의 트레이드오프를 가능하게 하여, SRC 를 에너지 효율적인 SNN 가속기의 강력한 후보로 만든다고 강조합니다.

이 작업은 매개변수 $z_{hyp}^s$를 증가시키면 정확도를 크게 저하시키지 않고 스파이크 생성 주파수를 약 3 배 줄일 수 있음을 강조하며, 희소 활동 영역에서의 이벤트 기반 스케줄링 가능성을 시사합니다. 저자들은 수학적 단순화, 가중치 양자화, 그리고 추적 길이 감소의 조합이 자원이 제한된 하드웨어에 복잡한 SNN 을 배포하는 실용적인 경로를 제공한다고 결론지으며, 향후 더 큰 네트워크를 위한 적응형 이벤트 기반 스케줄링 및 자동화를 탐구하기 위한 추가 작업이 필요하다고 겸손하게 언급합니다.