기술 요약: 체인 맵을 통한 이종 아키텍처용 자동화된 논리적 클리포드 가젯 (Automated Logical Clifford Gadgets for Heterogeneous Architectures via Chain Maps)

1. 문제 정의

현재의 대규모 결함 허용 양자 컴퓨팅 제안은 특정 작업(예: 메모리, 클리포드 연산, 또는 매직 상태 준비)에 맞춤화된 서로 다른 양자 오류 정정 코드(QECC)를 사용하는 **이종 아키텍처(heterogeneous architectures)**에 점점 더 의존하고 있습니다. 트랜스버설(transversal) CNOT 게이트는 동일한 CSS 코드 블록 내에서 논리 큐비트를 얽히게 하는 자연스러운 메커니즘을 제공하지만, 임의의 서로 다른 CSS 코드 쌍으로 이러한 연산을 확장하는 것은 여전히 큰 과제로 남아 있습니다.

기존의 코드 간 논리 연산 방식은 주로 다음과 같은 영역에 국한되어 있습니다:

• 구조적으로 연관된 코드 패밀리 (예: 2D에서 3D 코드로의 변환, 또는 코드와 그 퍼넥처드 서브코드(punctured subcodes)).
• 동일한 블록 간의 대칭 보존 연산.
• 공동 논리 파울리 측정(joint logical Pauli measurements)을 요구하는 유니버설 어댑터(universal adapters). 이러한 어댑터는 결함 허용성을 달achi하기 위해 $\tilde{O}(td)$의 보조 큐비트와 $O(d)$의 측정 라운드라는 상당한 시공간 오버헤드를 초래합니다.

제품 코드 공간(product codespace)을 보존하면서 잘 정의된 논리적 작용을 유도하는, 임의의 CSS 코드 간 저오버헤드 논리 CNOT 회로를 합성하기 위한 체계적이고 자동화된 프레임워크가 부족한 실정입니다.

2. 방법론

저자들은 CSS 코드를 나타내는 체인 복합체(chain complexes) 사이의 **체인 맵(chain maps)**에 기반한 선형 대수적 프레임워크를 도입합니다. 이 방법론은 세 단계로 진행됩니다.

2.1 형식화: 체인 맵과 Hom-공간

CSS 코드는 $\mathbb{F}_2$ 상의 길이 3 체인 복합체로 표현됩니다. 차수-1 체인 맵(degree-1 chain map) $\gamma_1: C^B_1 \to C^A_1$은 코드 $B$에서 코드 $A$로 향하는 물리적 CNOT 게이트의 패턴을 지정합니다.

• 체인 맵 조건: 이 맵은 경계 사상(boundary maps, 즉 패리티 검사 행렬)과 교환 도식(commutative diagram) 조건을 만족해야 하며, 이는 스테빌라이저가 스테빌라이저로 매핑되고 제품 코드 공간이 보존됨을 보장합니다.
• Hom-공간: 유효한 차수-1 맵들의 집합인 $\text{Hom}_1(B, A)$는 선형 부분 공간을 형성합니다. 저자들은 이 공간이 두 코드의 패리티 검사 행사를 통해 구축된 명시적인 이진 행렬의 커널(kernel)과 동형임을 보여줍니다.

2.2 논리적 타겟팅으로서의 아핀 제약 조건

특정 논리 연산(예: 특정 논리 큐비트 간의 CNOT)을 달성하기 위해, 저자들은 유도된 논리적 작용에 제약을 가합니다.

• 유도된 작용: 체인 맵 $\gamma_1$은 호몰로지 그룹(논리 연산자)에 대한 선형 사상 $\Gamma_Z(\gamma_1)$ 및 $\Gamma_X(\gamma_1)$를 유도합니다.
• 아핀 부분 공간: 특정 타겟 논리 작용(예: $\Gamma_Z = \Gamma_{\text{tgt}}$)을 지정하는 것은 $\text{Hom}_1(B, A)$ 선형 공간을 **아핀 부분 공간(affine subspace)**으로 제한합니다. 이는 문제를 단순히 유효한 맵을 찾는 것에서, 제약된 아핀 패밀리 내의 특정 대표자를 찾는 문제로 변환합니다.

2.3 CP-SAT을 통한 최적화

이 아핀 부분 공간 내에서 물리적으로 효율적인 가젯(저심도, 희소 회로)을 찾는 과정은 이산 최적화 문제로 정식화됩니다.

• 목적 함수: 회로 심도(이분 그래프의 최대 차수로 정의됨) 및/또는 물리적 CNOT 게이트의 수(가중치)를 최소화합니다.
• 솔버(Solver): 저자들은 CP-SAT (제약 프로그래밍 - 만족 가능성) 솔버를 사용합니다.
• 휴리스틱: 솔버의 성능을 개선하기 위해, 저자들은 희소 기저 교체(sparse basis replacement) 휴리스틱을 도입합니다. 이는 밀집된 영 공간(null space)의 생성자를 패리티 검사 구조로부터 유도된 구조화되고 희소한 랭크-1 행렬(예: 특정 스테빌라이저 서포트에 큐비트를 결합)로 교체하여, 탐색 공간을 효과적으로 분해합니다.

2.4 결함 허용성 및 플래깅(Flagging)

체인 맵 조건이 논리적 정확성은 보장하지만, 이것이 자동으로 결함 허용성(거리 보존)을 보장하는 것은 아닙니다.

• 부분적 결함 허용 솔루션: 옵티마이저는 종종 완전히 거리 보존적이지 않은 회로를 찾아냅니다.
• 플래깅: 저자들은 이러한 부분적 결함 허용 회로가 소수의 **플래그 큐비트(flag qubits)**와 단일 샷 스테빌라이저 측정을 추가함으로써 완전한 결함 허용성을 갖도록 승격될 수 있음을 입증합니다. 이 접근 방식은 일반적인 서저리(surgery) 방법들에 비해 최소한의 시간 오버헤드로 전체 코드 거리를 회복합니다.

3. 주요 기여

1. 자동화된 합성 프레임워크: 두 개의 임의의 CSS 코드의 패리티 검사 행렬과 원하는 논리 CNOT 네트워크를 입력받아 물리적 CNOT 회로를 출력하는 완전 자동화된 파이프라인을 제공합니다.
2. 아핀 특성화: 논리적 타겟팅 제약 조건에 의해 정의되는 논리적 결합 공간에 대한 엄격한 아핀 특성화를 제시합니다.
3. 희소 기저 휴리스틱: 이산 옵티마이저(CP-SAT)가 저심도 솔루션을 더 효율적으로 찾을 수 있도록 탐색 공간을 재매개변수화하는 새로운 방법을 제안합니다.
4. 플래그된 회로 구축: "불완전한" 체인 맵이 적은 수의 플래그를 통해 어떻게 완전한 결함 허용성을 가질 수 있는지에 대한 실질적인 데모를 제공하며, 이를 통해 유니버설 어댑터의 무거운 오버헤드를 피할 수 있음을 보여줍니다.

4. 결과 및 벤치마크

본 프레임워크는 서피스 코드, 컬러 코드, 바이바리엇 바이크리클(BB) 코드, many-hypercubes 코드를 포함한 다양한 이종 CSS 코드 쌍에 대해 벤치마킹되었습니다.

• 기존 구성의 복구: 이 방법은 구조적으로 연관된 코드들에 대한 기존의 트랜스버설 구성을 성공적으로 복구합니다.
• 새로운 저심도 솔루션: 임의의 쌍에 대해, 옵티마이저는 유리한 시공간 트레이드오프를 가진 새로운 회로를 찾아냅니다.
  • 매직 상태 주입: 이 방법은 값비싼 유니버설 어댑터를 피하는 매직 상태 주입 맵을 식별하여 상당한 오버헤드 감소를 제공합니다.
  • Inter-Block CNOT: [[16, 4, 4]] many-hypercubes 코드에 대해, 이 방법은 타겟팅된 inter-block CNOT를 위한 심도-2 회로를 찾아내며, 이는 ConiQ AHA 방식(심도-6) 대비 4.5배의 시공간 오버헤드 감소를 의미합니다.
  • 파울리 곱 측정(PPMs): 본 프레임워크는 qLDPC 코드를 위한 효율적인 PPM을 가능하게 합니다. 예를 들어, 컬러 코드 안실라를 사용하여 [[62, 10, 6]] GB 코드의 시드 연산자를 측정하는 것은 기존의 서저리 기반 접근 방식보다 적은 안실라 큐비트를 필요로 합니다.
  • 그리드 PPMs: HGP 코드의 경우, 맞춤형 체인 맵을 사용하여 단일 안실라 블록으로 특정 논리 큐비트를 측정할 수 있으며, 이는 GPPM(Grid Pauli Product Measurements)에 필요한 이차 안실라 없이도 심도-2를 유지합니다.
• 성능 시뮬레이션: Stim 시뮬레이터를 사용한 수치 시뮬레이션 결과, 생성된 호모모픽(homomorphic) CNOT 게이트의 논리적 에러율은 각각의 코드의 아이들링 메모리 베이스라인 및 트랜스버설 CNOT와 유사한 수준임을 확인했습니다.
  • 플래그된 회로: 플래그가 적용된 호모모픽 CNOT(예: 거리-7 서피스 코드와 [[72, 12, 6]] BB 코드 사이)의 시뮬레이션은 소수의 플래그(예: 5개)를 추가하는 것만으로도 전체 코드 거리를 복구하여 트랜스버설 게이트와 대등한 성능을 달성함을 보여줍니다.

5. 의의 및 주장

본 논문은 이 프레임워크가 이종 아키텍처에 최적화된 논리 연산을 설계하기 위한 유연하고 체계적인 도구를 제공한다고 주장합니다.

• 범용성: 특정 코드 패밀리에 국한되는 기존 방식과 달리, 이 접근 방식은 임의의 CSS 코드 쌍에 적용 가능합니다.
• 효율성: 유니버설 어댑터보다 시공간 오버헤드가 트랜스버설 게이트에 가까운 경로를 제공하며, 플래깅을 통해 결함 허용성을 유지합니다.
• 확장성: 방법론은 현재 아키텍처 제안(예: BB 코드, 서피스 코드)과 관련된 중간 규모의 코드들에 대해 계산적으로 실행 가능합니다.
• 확장 가능성: 저자들은 이 프레임워크가 논리적 CZ 게이트와 같은 다른 논리적 게이트로 자연스럽게 확장될 수 있으며, GHZ 상태 준비나 멀티 블록 클리포드 가젯과 같은 다른 프리미티브에도 적응될 수 있다고 언급합니다.

저자들은 일반적인 경우에 대해 다항 시간 해법이 알려지지 않은 이산 문제라는 점을 인정하며, 현재의 결과가 중간 규모 인스턴스에 대한 개념 증명(proof-of-principle) 역할을 한다는 점을 명시하며 계산 복잡성에 대해 신중한 태도를 유지합니다. 또한, 아핀 공간이 본질적으로 완전한 결함 허용성을 갖출 수 있는 수많은 부분적 결함 허용 후보들을 포함하고 있으며, 이것이 근접 미래의 이종 아키텍처를 위한 실질적인 경로를 제공한다는 점을 강조합니다.