Connectivity-induced surface-loss penalty in superconducting qubit-coupler lattices

기술 요약: 초전도 큐비트-커플러 격자에서의 연결성 유발 표면 손실 페널티

문제 정의
최근의 제작 기술 발전은 고립된 초전도 트랜스몬 큐비트의 에너지 완화 시간($T_1$)을 수백 마이크로초 단위(500 µs 이상)까지 연장시켰다. 그러나 이러한 진보는 다중 큐비트 프로세서에서 비례적인 결과로 이어지지 않았다. 큐비트가 연결된 큐비트-커플러 격자에 내장될 경우, 동일한 근본적 손실 메커니즘(유전 손실, 퍼셀 디케이, 준입자 노이즈)을 공유함에도 불구하고 고립된 큐비트에 비해 현저히 짧은 수명을 보인다. 저자들은 이해의 공백을 식별하였다: 고립된 큐비트에 최적화된 설계 규칙이 다중 큐비트 격자의 복잡한 전자기 환경에 내장될 때도 유효할지는 미지수라는 점이다. 특히, 연결성이 표면 참여율(SPR)과 그에 따른 표면 유전 손실에 미치는 영향이 정량화되지 않은 상태이다.

방법론
저자들은 큐비트를 플립칩 큐비트-커플러 격자에 내장하는 것이 어떻게 SPR과 표면 손실 제한 코히어런스 시간을 변화시키는지 조사하기 위해 유한 요소 시뮬레이션을 활용한다.

• 시뮬레이션 프레임워크: 전체 시스템에 대한 거친 3D 시뮬레이션과 가장자리 영역에 대한 정밀한 2D 단면 시뮬레이션을 결합한 2단계 유한 요소 SPR 추출법을 사용하여 금속-공기(MA), 금속-기판(MS), 기판-공기(SA) 계면의 SPR을 계산한다.
• 모델 변형: 연구는 다음과 같은 여러 기하학적 구조를 비교한다:
  • 1Q: 고립된 단일 큐비트 (기준점).
  • 1QwP: 수동 결합 클로(coupling claws)가 추가된 단일 큐비트 ("추가된 가장자리" 효과를 분리함).
  • 2Q1C, 1Q2C, 1Q4C: 격자 구성에서 하나, 두 개 또는 네 개의 커플러에 연결된 큐비트 (전계 재분배 및 모드 하이브리드화를 포함함).
  • 1Q4C sinM: 하이브리드화 효과를 분리하기 위한 1Q4C 기하 구조의 단일 모드 솔브(single-mode solve).
• 파라미터 스윕: 저자들은 큐비트-그라운드 간격($g$), 반대편 칩 홀(opposite-chip holes)의 존재 여부, 결합 클로 간격($w$), 클로 길이($d$), 클로-커플러 커패시턴스($C_{pc}$)를 포함한 기하학적 파라미터를 체계적으로 변화시킨다.
• 지표: 저자들은 고립된 기준 모델 대비 격자 내 드레스드 큐비트 모드의 표면 손실율의 비로 정의되는 연결성 유발 표면 손실 페널티($R_\Gamma$)라는 지표를 도입한다 ($R_\Gamma = Q_{surf}^{1Q} / Q_{surf}^{m}$).

주요 기여 및 결과

1. 연결성 페널티의 정량화: 본 연구는 연결성이 높을수록 표면 손실이 증가함을 입증한다. 큐비트를 두 개의 커플러에 연결하면 표면 손실이 1.3배 증가하고, 네 개의 커플러에 연결하면 1.8배 증가하여, 추정 $T_1$이 고립된 상태의 ~133 µs에서 1Q4C의 ~74 µs로 감소한다.
2. 메커니즘 분해: 저자들은 SPR 증가를 세 가지 경쟁 메커니즘의 결과로 설명한다:
   • 추가된 가장자리 전계: 결합 클로와 그 좁은 간격은 손실이 큰 계면(주로 MS 및 SA)에 전기장을 집중시키는 추가적인 가장자리 전계를 도입하여 SPR을 증가시킨다.
   • 전계 재분배: 연결된 금속 네트워크는 전기장을 재분배한다. 어떤 경우에는 전계를 희석시키기도 하지만, 테스트된 특정 격자 구성에서는 종종 손실이 큰 계면에서의 참여를 강화한다.
   • 모드 하이브리드화: 베어 큐비트와 커플러 모드 간의 하이브리드화는 전계 분포를 재형성한다. 하이브리드화는 큐비트 모드의 전계를 희석(비하이브리드화된 "클로 전용" 모델에 비해 SPR을 감소시킴)할 수 있지만, 이 격자들에서 클로와 연결성을 추가하는 순 효과는 전체 SPR의 증가이다.
3. 비단조적 설계 의존성: 고립된 큐비트에 유익한 설계 최적화가 격자 내에서는 해로울 수 있음이 밝혀졌다.
   • 큐비트-그라운드 간격: 간격($g$)을 넓히는 것은 국부 전계를 희석하여 고립된 큐비트의 $T_1$을 개선한다. 그러나 격자 내에서는 더 큰 간격이 결합 클로에 대한 그라운드 평면의 차폐 효과를 감소시켜, 연결성 유발 페널티($R_\Gamma$)를 오히려 증가시킨다.
   • 반대편 칩 홀: 큐비트 아래의 그라운드 평면을 제거하면 고립된 큐비트의 $T_1$은 개선되지만, 결합 클로 영역의 차폐를 약화시켜 $R_\Gamma$를 크게 증가시킨다.
   • 비국소적 기하 구조: 큐비트 전극 자체의 일부가 아닌 요소(특히 결합 클로)의 기하 구조는 큐비트 모드의 계면 참여도를 직접적으로 수정한다. 예를 들어, 인터디지테이티드 커패시터(interdigitated capacitors)를 통해 클로-커플러 커패시턴스($C_{pc}$)를 증가시키면 커플러와 큐비트 모드의 수명이 모두 저하된다.
4. 계면 지배성: 플립칩 트랜스몬 격자의 경우, MS와 SA 참여도가 MA보다 지배적이며, 이러한 손실은 큐비트 전극을 운반하는 칩인 상단 칩에 강하게 국부화되어 있다.

의의 및 주장
본 논문은 "단일에서 다중으로(single-to-more)"의 관점을 제공하며, 고립된 큐비트로부터 도출된 설계 규칙은 다중 큐비트 프로세서를 위해 재평가되어야 한다고 주장한다. 주요 의의는 연결성 유발 SPR 증가를 기하학적 의존적 손실 채널로 식별하여, 고립된 큐비트 수명과 일반적인 프로세서 수명 사이의 지속적인 격차를 설명했다는 점에 있다.

저자들은 설계 단계에서 연결성을 정량화하기 위해 $R_\Gamma$를 사용해야 한다고 제안한다. 저자들은 저손실 격자 설계를 위해 다음을 수행해야 한다고 결론짓는다:

• 추가된 가장자리 참여를 억제하도록 결합 클로를 최적화할 것.
• 손실 계면으로부터 전계를 희석하거나 재분배하도록 글로벌 격자 기하 구조를 최적화할 것.
• 고립된 큐비트 시뮬레이션에만 의존하지 말고, 연결된 격자의 성능을 평가할 것.
• 비국소적 회로 요소(클로와 같은)가 큐비트의 손실 예산에 기여하며 반드시 공동 최적화되어야 함을 인식할 것.

저자들은 자신의 결과가 가정된 손실 탄젠트(loss tangents)에 기반한 비교 추정치임을 언급하며 신중한 입장을 유지하며, 실제 소자 성능은 특정 제작 공정과 재료에 따라 달라질 수 있음을 명시한다. 또한 퍼셀 디케이(control lines로부터의)나 패키징 심(seam) 손실과 같은 다른 손실 채널이 큰 격자에서 $T_1$을 감소시키는 데 기여할 수 있음을 인정한다.