Low-Latency Beam-Background Suppression for the BESIII Trigger System Using Machine Learning Trained on Experimental Data

기술 요약: 머신러닝을 이용한 BESIII 트리거 시스템의 저지연 빔-배경 억제

문제 정의
고휘도 전자-양전자($e^+e^-$) 충돌기에서, 잔류 가스와의 상호작용, 빔 손실, 그리고 가속기 구성 요소로부터 발생하는 빔 유도 배경(beam-induced backgrounds)은 저지연 이벤트 스트림의 상당 부분을 차지한다. 해론 충돌기(hadron colliders)가 방대한 배경으로부터 희귀한 시그니처를 선택해야 하는 것과 달리, $e^+e^-$ 트리거는 지배적인 기계 관련 배경을 거절하면서도 광범위한 물리 프로그램을 유지하는 것을 목표로 한다. BEPCII, 특히 $J/\psi$ 피크($\sqrt{s} = 3.097$ GeV)에서의 경우, 느슨한 레벨-1(L1) 요구 사항을 통과하는 빔-배경 이벤트의 비율은 하드론 이벤트의 비율과 맞먹는다. BEPCII가 향후 휘도를 높이기 위한 업그레이드(예: 크랩 웨이스트 방식)를 계획함에 따라, 물리 효율을 희생하지 않으면서 이러한 배경을 억제해야 하는 트리거 시스템의 요구 사항은 더욱 심화될 것이다. 전통적인 트리거 로직은 검증된 검출기 수준의 정보에 의존하지만, 데이터 기반 접근 방식만큼 시간 가변적인 기계 조건에 효과적으로 적응하는 유연성은 부족할 수 있다.

방법론
본 연구는 BESIII 검출기에서 기록된 실험 데이터를 사용하여 트리거 단계에서 빔 배경을 억제하기 위한 데이터 기반 머신러닝 방법을 개발한다. 이 접근 방식은 MDC(Main Drift Chamber), TOF(Time-of-Flight), EMC(Electromagnetic Calorimeter), MUC(Muon Counter)의 신호를 통합하는 GTL(Global Trigger Logic)에 의해 생성된 48개의 이진 레벨-1 트리거 조건을 활용한다.

• 데이터 샘플: 모델은 $\sqrt{s} = 3.097$ GeV 및 $\sqrt{s} = 4.680$ GeV에서 수집된 실제 실험 데이터로 학습 및 검증되었다. 서브검출기 응답 간의 상관관계를 최소화하기 위해 두 가지 특정 단일 채널 구성인 "MDC&TOF 전용" (채널 03)과 "EMC 전용" (채널 12)을 분석하였다. 다양한 에너지에서 수집된 랜덤 트리거 데이터는 일반화 성능을 테스트하기 위한 편향되지 않은 샘플로 사용되었다.
• 모델 아키텍처: BESIII 트리거 시스템(FPGA에 구현됨)의 엄격한 지연 시간 및 자원 제약을 충족하기 위해, 두 개의 은닉층을 가진 컴팩트한 피드포워드 신경망(NN)이 채택되었다.
• 학습 전략:
  • 이진 분류: 초기 모델은 신호 이벤트(Hadron, Bhabha, Dimuon)와 빔-배경 이벤트를 구분하였다.
  • 4-클래스 분류: 확장된 모델은 네 가지 클래스(Hadron, Bhabha, Dimuon, Beam Background)를 구분하였다. 주요 목적은 Bhabha 및 Dimuon 이벤트를 배경으로 분류하지 않으면서 하드론 이벤트를 빔 배경으로부터 분리하는 것이었다.
  • 임계값 설정: 확립된 트리거 선택의 하드론 이벤트 효율을 일치시키면서 거짓 양성률(Fper)을 최소화하기 위해, 검증 샘플에서 선택된 클래스 점수와 작동 임계값을 비교하여 결정을 내렸다.
• 검증: 모델의 성능은 참 양성률(TPR) 및 거짓 양성률(FPR)과 같은 지표를 사용하여 기존의 전통적인 트리거 선택과 비교 평가되었다. 모델의 견고성은 학습 세트에 존재하지 않는 에너지에서 수집된 랜덤 트리거 데이터에 대해 테스트되었다.
• 하드웨어 구현 가능성: 컴팩트한 네트워크는 추론 지연 시간과 자원 사용량을 추정하기 위해 추론 지연 시간을 대상으로 AMD Xilinx Virtex UltraScale+ FPGA를 타겟팅하여 hls4ml로 합성되었다.

주요 기여

1. 데이터 기반 학습: 몬테카를로 시뮬레이션 대신 실제 BESIII 실험 데이터를 사용하여 트리거 레벨 분류기를 학습시킴으로써, 빔 배경의 실제 기계 조건 의존성을 포착할 수 있음을 입증하였다.
2. 컴팩트한 신경망: BESIII 트리거 시스템 내 FPGA 배치를 위해 특별히 설계된 저지연, 2-은닉층 NN 아키텍처를 개발하였다.
3. 보완적 트리거 로직: 특정 신호 시그니처를 목표로 하지 않으면서도 보완적인 최적화 경로를 제공하는 배경 차단(background-veto) 로직을 제안하였다.
4. 교차 에너지 검증: 서로 다른 중심 질량 에너지($\sqrt{s} = 3.097$ GeV 및 $4.680$ GeV) 및 편향되지 않은 랜덤 트리거 데이터에 대한 모델의 능력을 검증하였다.

결과

• 배경 억제: 확립된 트리거 선택과 비교했을 때, NN 모델은 하드론 이벤트의 TPR을 유지하면서 빔-배경 FPR을 크게 감소시켰다.
  • $\sqrt{s} = 3.097$ GeV에서, 4-클래스 모델은 MDC&TOF 전용 샘플에서 20.38%, EMC 전용 샘플에서 **31.16%**의 FPR을 감소시켰다.
  • $\sqrt{s} = 4.680$ GeV에서, 감소율은 각각 19.28%(MDC&TOF 전용) 및 59.60%(EMC 전용)였다.
• 일반화: 3.097 GeV에서 4.740 GeV 사이의 에너지에서 수행된 랜덤 트리거 데이터 테스트는, 3.097 GeV에서 학습된 분류기가 에너지 스펙트럼 전반에 걸쳐 높은 하드론 효율과 상당한 빔-배경 제거 능력을 유지함을 확인시켜 주었다.
• 하드웨어 구현 가능성: 하드웨어 지향적 합성은 컴팩트한 네트워크가 저지연 구현에 적합함을 나타냈다. 추정된 추론 지연 시간은 200 MHz 클록 주파수에서 35 ns이며, 총 자원 사용량은 모든 보고된 FPGA 카테고리(DSP, LUT, FF, BRAM)에서 50% 미만이다.
• BDT와의 비교: 부스팅 결정 트리(BDT) 모델과의 비교 결과, NN 구현이 더 적은 저장 자원과 계산 연산을 필요로 하여 FPGA 배포에 더 유리함을 보여주었다.

의의 및 주장
본 논문은 컴팩트한 신경망 분류기가 향후 BESIII 트리거 업그레이드를 위한 보완적 옵션 역할을 할 수 있다고 주장한다. 실험 데이터를 활용함으로써, 이 방법은 고휘도 환경에서 트리거 시스템을 최적화하기 위한 데이터 기반 프레임워크를 제공한다. 저자들은 이 연구를 Super Tau-Charm Facility (STCF), Circular Electron Positron Collider (CEPC), 그리고 Future Circular Collider (FCC-ee)를 포함한 미래의 고휘도 $e^+e^-$ 충돌기에서의 트리거 최적화를 위한 참조 모델로 제시한다.

연구에서는 현재의 하드웨어 합성 결과가 초기 추정치이며, 전체 트리거 선택 로직 또는 완전한 트리거 체인과 관련된 타이밍을 아직 포함하지 않았음을 겸허히 언급하였다. 따라서 저자들은 지연 시간 및 자원 사용량 추정치를 검증하기 위해 실제 운영 시나리오를 포함한 추가적인 하드웨어 연구가 필요하다고 명시하였다. 본 연구의 주요 기여는 실제 실험 데이터를 사용하여 데이터 기반의 저지연 배경 억제가 가능하다는 점을 입증한 데 있다.