Current-Confined Formation of a Buried Ge/Si Free Surface for Defect Filtering
이 논문은 전류 제한 전기화학이 격자 불일치된 Ge/Si 이종 계면을 매몰된 자유 표면으로 변환함으로써, Ge 에피층의 캐리어 프로파일을 유지하면서도 관통 결함을 효과적으로 여과하고 잔류 변형을 줄일 수 있음을 입증한다.
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첨단 전자 기기를 구축하는 것은 종종 서로 다른 두 종류의 반도체, 즉 특정 방식으로 전기를 전도하는 재료들을 결합하는 것을 필요로 합니다. 주요 과제는 과학자들이 빛 감지와 고속 컴퓨팅에 탁월한 재료인 게르마늄 층을 실리콘 칩 위에 직접 성장시키려고 할 때 발생합니다. 이 조합은 더 빠르고 효율적인 기술을 약속하지만, 두 재료는 완벽하게 맞물리지 않습니다. 그들의 원자 구조는 크기가 약간 달라서, 마치 큰 타일로 만들어진 바닥을 작은 타일로 된 기초 위에 깔려고 하는 것과 유사한 불일치를 만들어냅니다. 게르마늄 층이 충분히 두꺼워지면, 이 불일치는 두 재료가 만나는 경계면에 엉킨 결함 네트워크를 형성하도록 강요합니다. 결함이라고 알려진 이 전위(dislocations)는 전기 신호를 전달하거나 빛과 상호작용하는 게르마늄의 능력을 망가뜨리는 균열이나 찢어짐처럼 위쪽으로 이동합니다. 수십 년 동안 연구자들은 이러한 결함이 장치의 활성층을 망치는 것을 막기 위해 고군분투해 왔으며, 종종 칩 전체를 뒤틀리게 하거나 지저분하고 불완전한 표면을 남기는 복잡한 고온 공정에 의존해 왔습니다.
연구팀은 이제 게르마늄이 이미 성장한 후에 정밀한 메스처럼 작동하는 제어된 화학 공정을 사용하여 결함의 근원을 외과적으로 제거하는 방법을 발견했습니다. 결함이 발생하는 것을 애초에 방지하려고 노력하는 대신, 그들은 게르마늄과 실리콘 사이에 미세하고 눈에 보이지 않는 틈을 만드는 방법을 찾아냈습니다. 이 틈은 두 재료를 효과적으로 분리하여, 게르마늄 층이 손상된 경계면으로부터 자유롭게 떠 있게 해줍니다. 이 기술의 핵심은 전기화학 반응 중에 물질을 통해 전기가 어떻게 이동하는지에 달려 있습니다. 연구진은 전기적 특성을 정밀하게 설계함으로써, 전류가 손상된 경계면을 따라서만 흐르도록 유도하여 상단의 귀중한 게르마늄 층은 전혀 건드리지 않도록 했습니다. 이 전류는 결함이 존재하는 곳의 아주 얇은 나노미터 단위의 띠를 녹여내어, 좋은 게르마늄과 나쁜 계면을 분리하는 연속적인 2차원 자유 표면을 만들었습니다.
이를 달성하기 위해 과학자들은 표준적인 실리콘과 게르마늄 적층 구조에서 시작했습니다. 그들은 게르마늄 상단을 보호 코팅으로 덮고 특정 화학 용액 내에서 전류를 가했습니다. 게르마늄은 필요한 전하에 대해 전도성이 낮은 상태로 도핑된 반면, 그 아래의 실리콘은 강한 전도체였기 때문에, 전류는 자연스럽게 상부 층을 우회하도록 강제되었습니다. 대신, 전류는 실리콘을 통해 이동하여 두 재료가 만나는 경계면에 집중되었습니다. 이 경계에서, 결함의 존재와 두 재료의 특정 상호작용 방식은 해당 영역을 주변 실리콘보다 화학적으로 더 반응성이 높게 만들었습니다. 이러한 전기적 유도와 화학적 선호도의 결组合은 식각 공정이 결함이 있는 계면만을 갉아먹게 하여, 약 15 옹스트름 너비의 깨끗하고 빈 공간을 만들어냈습니다. 이 거리는 매우 작아서 몇 개의 원자 층 두께와 거의 맞먹지만, 게르마늄 결정과 실리콘 기판을 물리적으로 분리하기에는 충분한 넓이입니다.
그 결과, 게르마늄 층은 더 이상 아래의 지저잡고 결함이 많은 경계면에 묶여 있지 않게 되었습니다. 연구진이 샘플을 부드럽게 가열했을 때, 게르마늄은 자유롭게 이완되고 재구성될 수 있었습니다. 아래에 있는 실리콘의 단단한 움켜쥠이 없었기에, 결함을 위로 쏘아 올리던 내부 응력이 분산될 수 있었습니다. 아래에 남은 결함들은 틈 사이에 갇히거나 재료가 더 안정적인 상태로 자리 잡으면서 소멸되었습니다. 상세한 이미징 분석은 게르마늄 층이 완벽한 단결정 상태를 유지하는 반면, 그 아래의 계면은 다공성의 스펀지 같은 실리콘 구조로 변했음을 확인해 주었습니다. 가장 중요한 것은, 일반적으로 이러한 재료들을 괴롭히는 결함들이 거의 완전히 사라졌다는 점입니다. 처리된 샘플에서는 이러한 해로운 결함의 밀도가 처리되지 않은 샘플에 비해 100배 감소하였으며, 이는 새로운 장치를 구축하기 위한 깨끗한 표면을 효과적으로 만들어냈습니다.
팀은 또한 이러한 화학적 분리가 게르마늄의 전기적 특성을 손상시키지 않았음을 검증했습니다. 측정 결과, 게르마늄 층을 통한 전하의 흐름이 의도한 대로 정확하게 유지되었음을 보여주었으며, 이는 급격한 변화가 바로 아래에서 일어났음에도 불구하고 섬세한 전자 구조가 보존되었음을 입증합니다. 더욱이, 게르마늄 내부의 응력은 처리되지 않은 샘플의 절반 수준으로 크게 감소했습니다. 이러한 응력 감소는 매우 중요한데, 이는 재료가 실제 응용 분야에서 사용될 때 균열이 생기거나 예측 불가능하게 행동할 가능성이 낮아짐을 의미하기 때문입니다. 이 공정은 서로 맞지 않는 재료를 통합하는 새로운 경로를 제시하며, 성장이 완료된 후에도 매립된 결함 계면을 수정하는 것이 가능하다는 것을 증명합니다. 고집스럽고 엉킨 경계를 깨끗하고 자유로운 표면으로 바꿈으로써, 이 방법은 과거의 극심한 열이나 복잡한 층 형성 기술 없이도 실리콘 칩 위에 고품질의 게르마늄 층을 만드는 데 신뢰할 수 있는 방법을 제공하며, 더 발전된 센서, 더 빠른 트랜지스터, 더 효율적인 태양 전지를 위한 문을 열어줍니다.
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