Matrix Product State Engine for FPGA QuantumCircuit Simulation Beyond Five Hundred Qubits.

기술 요약: 500 큐비트 이상의 양자 회로 시뮬레이션을 위한 HBM 상주형 행렬 곱 상태(Matrix Product State) 엔진

문제 정의
상태 벡터(statevector) 표현법을 사용하는 고전적 양자 회로 시뮬레이션은 근본적으로 지수적인 메모리 요구량($2^n$ 복소 진폭)에 의해 제한되며, 이는 단일 장치 시뮬레이션을 약 30 큐비트 수준으로 억제한다. 반면, 행렬 곱 상태(Matrix Product State, MPS) 표현법은 결합된 얽힘(entanglement)이 제한적인 회로에 대해 메모리와 시간 복잡도를 큐비트 수($n$)에 대해서는 선형적으로, 본드 차원(bond dimension, $\chi$)에 대해서는 다항식적으로 확장함으로써 이 한계를 돌파한다. 그러나 기존의 FPGA 양자 시뮬레이터들은 상태 벡터 패러다임에 머물러 있었다. 결과적으로, 500 큐비트 이상의 시뮬레이션을 성공적으로 수행한 FPGA 구현체는 발표된 바 없다. 또한, HBM이 탑재된 FPGA가 MPS 엔진으로서 작동할 때, 큐비트 수와 본드 차원 축에 따라 계산 비용이 어디에 집중되는지에 대한 구체적인 성능 특성은 문헌에서 아직 탐구되지 않은 영역이다.

방법론 및 시스템 아키텍처
저자들은 Xilix Alveo U55C FPGA에 배치된 MPS 엔진을 중심으로 구축된 완전한 양자 회로 시뮬레이터를 제시한다. 이 시스템은 가공되지 않은 산술 처리량보다는 다수의 작은 텐서 이동을 처리하도록 설계되었으며, 카드의 16 GB HBM2 메모리(32개의 의사 채널을 통해 접근 가능)와 높은 총 대역폭(~460 GB/s)을 활용한다.

• 공동 설계 분할(Co-Design Split): FPGA와 호스트 CPU 간의 워크로드 분할은 핵심적인 아키텍처 결정이다. FPGA는 더블 프리시전(double-precision) HLS 커널을 사용하여 2-사이트 텐서 수축(contraction) 및 게이트 적용을 실행한다. 호스트 CPU는 특이값 분해(SVD)와 절단(truncation)을 수행한다. 이러한 분할은 임의적인 것이 아니라 타이밍 클로저(timing closure)에 의한 강제적 선택이다. 초기 단계에서 나누기 및 제곱근 연산을 요구하는 더블 프리시전 SVD를 FPGA에 구현하려 했던 시도는 300 MHz에서 타이밍을 맞추는 데 실패했다(최악의 음수 슬랙(worst negative slack) -149 ns). 순수하게 곱셈-누산(multiply-accumulate) 연산으로 구성된 수축 과정은 FPGA에서 깔끔하게 파이프라이닝된다.
• 메모리 레이아웃: MPS 체인은 복소수 더블(complex doubles) 형태의 평탄한 배열로 HBM에 상주한다. 설계는 동시 접근을 극대화하기 위해 8개 뱅크, 모듈로-8 인터리빙 레이아웃을 사용한다. 커널은 U55C의 엄격한 라우팅 예산을 준수하기 위해 정확히 9개의 AXI 마스터 포트(8개의 텐서 뱅크용, 1개의 게이트 명령/메타데이터용)를 노출한다.
• 커널 구현: HLS 커널(Vitis 2023.2로 컴파일, 300 MHz 타겟)은 배치 단위로 게이트를 처리한다. 단일 큐비트 게이트는 제자리(in-place)에서 적용된다. 2-큐비트 게이트는 인접한 사이트 텐서들을 하나의 결합된 텐서 $\Theta'$로 수축시키며, 이 텐서는 전용 HBM 워크스페이스로 스트리밍된다. 이후 호스트는 $\Theta'$를 읽어 LAPACK(SciPy)을 통해 SVD를 수행하고, 결과로 나온 절단된 사이트 텐서들을 다시 HBM에 쓴다.
• 샘플링: 측정 샷(measurement shots)은 호스트에서 순차적 조건부 샘플링($O(n\chi^2)$ per shot)을 통해 수행되며, 전체 상태 벡터를 재구성하는 과정을 피한다.
• 분산 모드: 시스템은 단일 MPS 체인이 여러 장치에 걸쳐 분할되는 4-카드 분산 모드를 지원한다. 경계 텐서($O(\chi^2)$)는 3-배리어, 더블 버퍼링 공유 메모리 프로토콜을 통해 교환된다.

주요 기여

1. 최초의 FPGA MPS 시뮬레이터: 본 연구는 최대 500 큐비트의 제한된 얽힘 회로를 단일 카드에서 시뮬레이션할 수 있는 최초의 FPGA 기반 양자 시뮬레이터를 제시한다.
2. 하드웨어 중심의 공동 설계: 저자들은 SVD를 호스트로 오프로딩하도록 강제한 구체적인 타이밍 클로저 실패 사례를 기록하였으며, 이를 통해 나누기 연산이 없는 수축 작업만을 FPGA가 담당하는 시스템을 도출하였다.
3. 직접적인 타이밍 귀속: 저자들은 실제 실행 시간(wall-clock time)에 대한 정직한 분석을 제공하여, 낮은 얽힘의 회로에서는 FPGA 수축 시간이 실행 시간의 무시할 만한 부분인 반면, 호스트 측 샘플링이 실행 시간을 지배한다는 점을 밝혀냈다.
4. 본드 차원 분석: 본드 차원 상한($\chi$)에 대한 스윕(sweep)을 통해, FPGA의 실행 시간 기여도가 $\chi=2$일 때는 약 1%에서 $\chi=64$일 때는 약 70%까지 증가함을 입증하며, 본드 차원이 가속기의 진정한 난이도 축임을 확인하였다.
5. 결함 검증 실험(Falsification Experiment): 커널의 출력을 0으로 만드는 의도적인 "변조(tamper)" 테스트를 실시하였다. 이로 인해 측정된 충실도(fidelity)가 0.99 이상에서 거의 0에 가깝게 급락하였으며, 이는 FPGA 출력이 단순히 호스트 데이터를 에코하는 것이 아니라 실질적인 부하를 담당하고 있음을 증명한다.
6. 재현 가능한 데이터 포인트: 본 논문은 9-AXI-마스터 라우팅 예산과 300 MHz 타이밍 타겟을 포함하여, HBM 상주형 MPS에 대한 완전하고 재현 가능한 아키텍처 데이터 포인트를 제공한다.

결과

• 확장성: 시스템은 최대 500 큐비트의 회로를 성공적으로 시뮬레이션하였다. 낮은 얽힘 계열(GHZ, 1Q-Rots, 얕은 Brick-wall)의 경우, 1024 샷에 대해 약 25~30초의 실행 시간이 소요되었다.
• 성능 병목 현 현상: 작은 본드 차원(예: $\chi \le 4$)을 가진 회로의 경우, 호스트의 순차적 샘플링이 실행 시간을 지배한다. 이 영역에서 FPGA 수축 시간은 미미하다.
• 본드 차원 민감도: 얽힘이 있는 회로에서 본드 차원 상한이 64로 증가함에 따라 총 실행 시간이 크게 증가하였고, 전체 실행 시간 중 FPGA의 비중이 약 70%까지 상승하였다. 이는 가속기의 가치가 $\chi$가 클 때 실현된다는 것을 확인시켜 준다.
• 정확성: 소규모 너비에 대한 Qiskit 상태 벡터 오라클 및 대규모 너비에 대한 CPU MPS 참조 모델과의 충실도는 커널이 활성화되었을 때 0.99 이상을 유지하였다.

의의 및 주장
저자들은 이 FPGA 엔진이 성숙한 CPU/GPU 라이브러리(예: ITensor, qu뎀, cuQuantum)와 비교했을 때 가장 빠른 MPS 시뮬레이터는 아니라고 겸허히 주장한다. 대신, 본 연구의 의의는 다음과 같다:

• 실행 가능성 입증: HBM 상주형 FPGA가 500 큐비트 MPS 시뮬레이션에 필요한 메모리 이동과 선형 대수를 처리할 수 있음을 증명하였다.
• 영역 정의: FPGA 가속이 의미 있는 영역은 높은 본드 차원 구간임을 명확히 규정하였다. 넓고 낮은 얽힘을 가진 회로의 경우, 병목은 수축 커널이 아니라 호스트 샘플러에 있다.
• 아키텍처 투명성: 가속이 성능 이득을 주지 못하는 곳에서 성능을 과장하는 "마케팅"을 피하고, 왜 특정 설계 선택(호스트 SVD 등)이 필요했는지, 그리고 시간이 어디에 쓰이는지를 투명하게 공개하였다.
• 향후 방향: 저자들은 호스트 샘플링 병목 현상과 온칩 본드 차원 상한($\chi \le 64$)을 주요 제한 사항으로 지목하며, 샘플링을 장치로 옮기고 온칩 워크스페이스를 확장하는 것이 엔진의 효용성을 높이기 위한 다음 단계임을 제시하였다.