Identification and mitigation of memory block timing issue in ITk ABCStar during ASIC production

Dit artikel beschrijft de identificatie van een timingfout in de ABCStar-ASIC die de productiewaarde bedreigde, en de succesvolle mitigatie van dit probleem door een combinatie van het verhogen van de kerndrijvingspanning en het aanpassen van de kloktijdsduur, waardoor kostbare procesaanpassingen of herontwerpen werden vermeden en de voortzetting van de productie van ATLAS ITk-detektormodules mogelijk werd gemaakt.

De kern

Het verhaal van de "Ster"-chip die stotterde

Stel je het ATLAS-experiment bij CERN voor als een enorme, supersnelle camera die probeert foto's te maken van deeltjes die met bijna de lichtsnelheid met elkaar botsen. Om dit te doen, heeft het miljoenen kleine, superslimme sensoren nodig die ABCStar-chips heten. Deze chips zijn de "ogen" van de camera; ze lezen gegevens van siliciumstrips en sturen die naar een centrale computer.

Voordat de camera gebouwd kon worden, moesten ingenieurs deze chips fabriceren. Ze verwachtten dat ongeveer 90% van de chips perfect zou werken. Tijdens de tests ontdekten ze echter een angstaanjagend probleem: bij sommige batches chips werkte slechts 2%. De rest faalde.

Het mysterie: Een "silicon-proven"-geest

De ingenieurs waren verward. De falende chips waren niet op een vreemde manier kapot; ze slaagden bijna elke test. Ze konden analoge signalen lezen, stroom hanteren en complexe wiskunde uitvoeren. Het enige waar ze in faalden, was een specifieke digitale test die controleerde of ze gegevens correct konden onthouden en terugroepen.

De gegevens werden opgeslagen in SRAM-blokken (denk hierbij aan de korte-termijngeheugennotitieboekjes van de chip). Deze specifieke geheugens blokken waren eerder in vele andere succesvolle chips gebruikt. In de industrie noemt men dit "silicon-proven". Het is alsof je een bandontwerp gebruikt dat op miljoenen auto's heeft gezeten zonder ooit een klapband te hebben gehad. Iedereen ging ervan uit dat deze banden perfect waren.

De ingenieurs vermoedden dat het geheugen zelf kapot was, maar ze hadden het mis. Het geheugen was in orde. Het probleem lag bij de verkeersregelaar (de "lijmlogica") die het geheugen vertelde wanneer er geschreven moest worden en wanneer er gelezen moest worden.

De oorzaak: Een timingfout

Hier is de analogie: Stel je een estafette voor waarbij een loper (de gegevens) een stok moet overhandigen aan een teamgenoot (het geheugen) op het exacte moment dat een fluitje blaast.

• Het plan: Het fluitje blaast, de loper sprint en de teamgenoot vangt de stok.
• De realiteit: Bij sommige van deze chips was de loper iets trager dan de ingenieurs dachten. Omdat de "silicon-proven"-geheugenmodellen gebaseerd waren op oudere tools, hielden ze geen rekening met het feit dat de loper in deze specifieke fabrieksbatch misschien een beetje traag was.
• Het resultaat: De teamgenoot probeerde de stok te vangen te vroeg. De loper was er nog niet. De stok viel. In chiptermen is dit een bitflip of een timingfout. De gegevens werden beschadigd.

Dit gebeurde voornamelijk aan de randen van de siliciumwafers (zoals de randen van een pizza), waar het fabricageproces iets minder uniform is, waardoor de "lopers" nog trager werden.

Het onderzoek: De oplossing vinden

Het team moest een manier vinden om dit op te lossen zonder miljoenen dollars aan chips weg te gooien of het hele ontwerp vanaf nul opnieuw te maken (wat jaren zou kosten). Ze testten twee hoofdideeën:

1. De "snelheidsboost" (verhoging van de spanning)

Als de loper traag is, geef hem dan een cafeïneschot.

• De oplossing: Ze verhoogden de elektrische spanning die aan het digitale brein van de chip werd geleverd van 1,20 Volt naar 1,25 Volt.
• Het effect: Hogere spanning zorgt ervoor dat de transistors (de lopers) sneller bewegen. Plotseling was de loper snel genoeg om de stok op tijd te vangen.
• Het resultaat: Chips die eerder faalden (2% opbrengst) werkten plotseling in 80% van de gevallen.

2. De "langere pauze" (clock duty cycle)

Als de loper nog steeds een beetje traag is, zeg dan tegen de teamgenoot dat hij iets langer moet wachten voordat hij probeert de stok te vangen.

• De oplossing: De chip werkt op een kloksignaal dat heen en weer tikt. De ingenieurs merkten dat het "hoge" deel van de tik (wanneer de logica actief is) te kort was. Ze wisselden fysiek twee draden op het printplaatje om zodat het "hoge" deel langer duurde.
• Het effect: Dit gaf de logica meer tijd om zich te stabiliseren en klaar te maken voordat het geheugen probeerde de gegevens te grijpen.
• Het resultaat: Dit voegde een extra veiligheidslaag toe, zodat de chips niet zouden falen, zelfs niet als ze iets ouder of kouder werden.

Het "wat als"-scenario: De fabriek veranderen

Het team sprak ook met de fabriek (de foundry) over het veranderen van het fabricageproces om de transistors van nature sneller te maken.

• Het probleem: Ze hadden al 300 wafers gemaakt met het "trage" proces. Je kunt een cake niet ongebakken maken. Als ze nu het proces veranderden, zouden ze alle bestaande wafers moeten vernietigen en opnieuw moeten beginnen, wat een fortuin zou kosten en het project zou vertragen.
• Het besluit: Ze testten "snelle" transistors op nieuwe experimentele wafers. Hoewel ze werkten, veroorzaakten ze andere neveneffecten (zoals het veranderen van de gevoeligheid van de analoge sensoren).
• Het oordeel: Omdat de "snelheidsboost" (spanning) en de "langere pauze" (wisselen van draden) perfect werkten op de bestaande chips, besloten ze niet het fabrieksproces te veranderen. Het was goedkoper, sneller en veiliger om gewoon aan te passen hoe de chips werden gebruikt.

Het eindresultaat

Het team bewees dat ze het project konden redden door simpelweg de spanning iets omhoog te draaien en twee draden om te wisselen.

• Opbrengst: Ze gingen van een ramp (2% werkend) naar een succes (meer dan 80% werkend).
• Vermogen: De extra spanning gebruikte een klein beetje meer stroom (ongeveer 3% meer), wat het koelsysteem van de detector gemakkelijk kon hanteren.
• Straling: Ze testten de chips onder zware straling (zoals ze die zouden krijgen in de deeltjesversneller) en ontdekten dat de oplossing nog steeds werkte.

De grote les

Het paper eindigt met een cruciale les voor alle ingenieurs: Neem niet aan dat "bewezen" perfect is.

Omdat een component (zoals het geheugenblok) in het verleden werkte, betekent dit niet dat het in elk nieuw ontwerp perfect zal werken, vooral niet wanneer het wordt gecombineerd met nieuwe fabricagevariaties. Het team leerde dat zelfs "silicon-proven"-blokken opnieuw moeten worden gecontroleerd met de specifieke tools en omstandigheden van het nieuwe project. Als ze dit eerder hadden gedaan, hadden ze het probleem misschien eerder ontdekt.

Dankzij dit speurwerk wordt de ATLAS ITk-detector nu met deze chips in elkaar gezet en wordt verwacht dat ze gedurende de levensduur van het experiment betrouwbaar zullen werken.

Technische samenvatting

Technische Samenvatting: Identificatie en Mitigatie van Timingproblemen in Geheugenblokken bij ITk ABCStar

Probleemidentificatie
Tijdens de pre-productietest van de ABCStar ASIC, een mixed-signal front-end uitleeschip voor de ITk-upgrade (ATLAS Inner Tracker) bij de High-Luminosity LHC, werd een kritiek opbrengstprobleem ontdekt. Hoewel het ASIC-ontwerp gebruikmaakte van "silicon proven" Static Random Access Memory (SRAM)-blokken met een lange geschiedenis van betrouwbare werking, vertoonden specifieke productielots waferopbrengsten die daalden van een verwachte >90% tot zo laag als 2%. De uitval was geconcentreerd in de digitale testvectoren (specifiek tests A02, P03 en P99) en manifesteerde zich als intermitterende bit-flips in de uitgangsdata. Cruciaal bleef het uitgangspakketformaat correct, wat aangeeft dat de fout zijn oorsprong vond in de data-inhoud opgeslagen in de SRAM-buffers (L0 en Event Buffers) en niet in de uitgangscircuitry. De uitval was zeer gevoelig voor bedrijfsomstandigheden, en trad vooral vaker op bij de nominale kernspanning van 1,20 V en op dices gelegen aan de rand van de wafer, wat wijst op een timingmargeprobleem afhankelijk van procesvariaties.

Methodologie en Bepaling van de Oorzaak
Een ad hoc, multidisciplinair team hanteerde een "shmoo plot"-analyse om testresultaten in kaart te brengen over multidimensionale operationele parameters, met name variatie in de digitale kernspanning en de kloktijdsduur (duty cycle).

• Spanningsgevoeligheid: Tests toonden aan dat het verhogen van de digitale kernspanning van 1,20 V naar 1,25 V de opbrengst aanzienlijk verbeterde, wat suggereerde dat het probleem gerelateerd was aan transistor-snelheid en niet aan een fundamentele logische fout.
• Duty Cycle-gevoeligheid: Het verhogen van de kloktijdsduur (de klok langer hoog houden) verminderde eveneens de uitval, waardoor meer tijd beschikbaar kwam voor logische toestanden om zich voort te planten door de "glue logic" die de SRAM's interfacede, voordat de dalende flank van de 40 MHz-klok een lees-/schrijfbewerking triggert.
• Oorzaak: Het onderzoek concludeerde dat de timingmodellen voor de "silicon proven" SRAM-blokken onnauwkeurig waren. Deze modellen waren handmatig gegenereerd met legacy ontwerptools en vertegenwoordigden de prestaties van de blokken onder de specifieke procesvariaties van de 130 nm mixed-signal CMOS-fabriek niet volledig. Bijgevolg voldeed de gesynthetiseerde besturingslogica aan de geleverde (maar onnauwkeurige) timingbeperkingen, wat resulteerde in marginale timing in de fysieke ASIC's.

Onderzoek naar Mitigatieopties
Twee primaire mitigatiestrategieën werden parallel nagestreefd:

1. Wijzigingen in Bedrijfsparameters In-Situ: Aanpassing van de bedrijfsomstandigheden van de reeds gefabriceerde ASIC's.
2. Wijzigingen in het Fabricageproces: Samenwerken met de fabriek om de transistorkenmerken van toekomstige wafers te veranderen.

Analyse van Spanning en Duty Cycle:
Uitgebreide tests op wafers van "slechte lots" toonden aan dat het verhogen van de digitale kernspanning naar 1,25 V de opbrengst herstelde tot meer dan 80%, zelfs op de slechtst presterende wafers. Thermische studies bevestigden dat deze spanningsverhoging slechts een toename van ongeveer 2,8% in het totale vermogensverbruik zou resulteren, wat ruim binnen de koel- en vermogenscapaciteiten van de ITk-detectorinfrastructuur valt. Bovendien bevestigden stralingstests (tot 100 Mrad) en temperatuurcycli (tot -40°C) dat de instelling van 1,25 V voldoende marge bood voor de operationele levensduur van de detector, aangezien lagere temperaturen en stralingseffecten bleken de transistor-snelheid te verbeteren of slechts minimale spanningsaanpassingen vereisten.

Wat de klok betreft, leverde de HCCStar-controller een duty cycle iets onder de 50% (ongeveer 49%). Omdat een hogere duty cycle de betrouwbaarheid verbeterde, stelde het team voor om fysiek de positieve en negatieve signalen van het Scalable Low-Voltage Signaling (SLVS) differentieel klokpaar tussen de HCCStar en de ABCStar om te wisselen. Deze eenvoudige hardwarewijziging garandeerde een duty cycle van >50% (specifiek 51%), waardoor extra timingmarge werd geboden zonder de klokgenerator opnieuw te ontwerpen.

Analyse van Proceswijzigingen:
De fabriek stelde experimentele proceswijzigingen voor, waaronder het verkleinen van transistorpoortgroottes met 2 nm of 4 nm en het gebruik van een gepatenteerde techniek voor "snellere transistors". Hoewel deze wijzigingen de digitale prestaties verbeterden, introduceerden ze aanzienlijke verschuivingen in het gedrag van analoge schakelingen (bijvoorbeeld bandgap-referentiespanning, versterking) die een herkarakterisering van het gehele chip zouden hebben vereist. Bovendien konden deze wijzigingen niet worden toegepast op de reeds gefabriceerde 300 wafers, wat zou hebben betekenen dat deze geschrapt hadden moeten worden.

Belangrijkste Resultaten

• Herstel van Opbrengst: Door de mitigaties voor spanning en duty cycle toe te passen, werd de opbrengst van de slechtst presterende wafers hersteld van ongeveer 2% naar meer dan 80%.
• Eindproductiemaatstaven: Met de nieuwe bedrijfsparameters (1,25 V kernspanning en omgewisselde kloksignalen) bereikte de uiteindelijke opbrengst voor categorie A 85,88% en de opbrengst voor categorie A+B 89,94%, in lijn met de oorspronkelijke projectverwachtingen.
• Validatie: Uitgebreide tests bevestigden dat de gewijzigde bedrijfsomstandigheden een betrouwbare werking garandeerden over het volledige bereik van verwachte temperaturen (-16°C tot -28°C) en stralingsdoses voor de levensduur van de ITk-detector.
• Besluit: Het team besloot over te gaan tot de wijzigingen in bedrijfsparameters in-situ voor alle bestaande en toekomstige wafers, waardoor de noodzaak voor een kostbare ASIC-herontwerp of het schrappen van reeds gefabriceerde wafers werd vermeden.

Betekenis en Geleerde Lessen
Het document beschrijft de succesvolle oplossing van een subtiel timingprobleem dat de productie van een kritiek component voor de HL-LHC-upgrade bedreigde. De voornaamste betekenis ligt in de demonstratie dat een "silicon proven" ontwerpblok, wanneer hergebruikt zonder herbewerking tegen specifieke proceshoekgevallen, marginale timing kan introduceren die zich pas manifesteert onder specifieke procesvariaties.

De auteurs benadrukken twee belangrijke lessen voor toekomstige ASIC-ontwikkeling:

1. Herverificatie van Hergebruikte Blokken: Zelfs voor blokken met een lange geschiedenis vormt de afhankelijkheid van de "silicon proven"-status zonder herbewerking tegen de specifieke fabrieksprocesmodellen een risico.
2. Testen op Procesvariaties: Om dergelijke marginale ontwerpen te vangen voordat de volledige productie start, raden de auteurs aan om "striped" wafers van fabrieken aan te vragen (met dices met extreme procesvariaties op één wafer) of vroeg testen uit te voeren bij verlaagde spanningen om proceshoeken te simuleren en operationele marges te bepalen.

De succesvolle mitigatie maakte het mogelijk dat de productie van ITk-stripsmodules volgens planning doorging, met integratie van de detector beginnend eind 2025 en de opstart gepland voor 2028.