A Security-Aware Nonlinearity Study of FPGA-Based Time-to-Digital Converters for Quantum Key Distribution Systems

Este artigo demonstra que a não linearidade intrínseca de conversores tempo-digital (TDCs) baseados em FPGA impacta diretamente a taxa de erro de bits quânticos (QBER) em sistemas de distribuição quântica de chaves (QKD) e propõe estratégias de mitigação no nível de fabricação que reduzem a não linearidade e melhoram a fração secreta estimada sem depender de calibrações estatísticas.

O essencial

Imagine que você e seu amigo estão tentando enviar mensagens secretas usando fótons (partículas de luz) em vez de papel e caneta. Para que a mensagem seja segura, vocês precisam estar perfeitamente sincronizados: quando você envia uma luz, seu amigo precisa saber exatamente quando ela chegou para confirmar que foi você e não um espião.

Para fazer essa sincronização, os cientistas usam um dispositivo chamado TDC (Conversor Tempo-Digital). Pense no TDC como um cronômetro superpreciso dentro de um chip de computador (FPGA).

Aqui está a história do que os autores descobriram, explicada de forma simples:

1. O Problema: O Cronômetro "Gaguejante"

Normalmente, quando engenheiros constroem esses cronômetros em chips, eles assumem que o tempo é dividido em "fatias" iguais, como os segundos de um relógio comum. Mas, na realidade, o chip é feito de material físico e, devido a pequenas imperfeições na fabricação, algumas dessas "fatias de tempo" ficam gordas (muito longas) e outras ficam finas (quase inexistentes).

• A Analogia: Imagine uma escada onde alguns degraus têm 10 cm de altura e outros têm 1 metro. Se você tentar subir essa escada correndo, vai tropeçar ou pular degraus inteiros.
• O Erro Comum: A maioria dos cientistas diz: "Ah, isso é apenas um erro de calibração. Vamos medir a escada depois e criar uma tabela para corrigir os degraus tortos na hora de ler os dados." Eles tratam o problema como um erro matemático para ser consertado no software.

2. A Descoberta: Por que isso é perigoso para segredos?

Os autores deste paper dizem: "Espere! Em sistemas de criptografia quântica, não podemos apenas corrigir o erro depois."

Por que? Porque se houver um degrau gigante (uma "fatia de tempo" muito larga), o sistema precisa abrir uma "janela de tempo" maior para garantir que não perca a mensagem.

• A Analogia: Imagine que você está tentando pegar uma bola que seu amigo joga. Se o cronômetro dele é impreciso e você não sabe exatamente quando a bola vai chegar, você tem que ficar com as mãos abertas por mais tempo para garantir que a pegue.
• O Perigo: Ao manter as mãos abertas por mais tempo, você aumenta a chance de pegar uma pedra que caiu do céu (ruído ou tentativas de espionagem) e achar que é a bola. Isso gera erros na mensagem (QBER) e, pior, pode reduzir a quantidade de segredos que vocês conseguem trocar com segurança.

3. A Solução: Reformando a Escada (Hardware)

Em vez de apenas criar uma tabela de correção no software, os autores decidiram consertar a escada física antes mesmo de usá-la.

Eles usaram duas técnicas criativas dentro do chip:

1. Injetores de Atraso (LUTs): Eles adicionaram pequenos "amortecedores" (como pequenas pedras de borracha) em pontos específicos da escada. Se um degrau era muito fino, eles o deixaram um pouco mais largo. Se era muito largo, eles tentaram nivelá-lo.
2. Organização Manual (Placement): Eles forçaram o chip a colocar os componentes em uma ordem específica e organizada, evitando que o sinal tivesse que viajar por caminhos tortos e longos que causavam distorções.

• A Analogia: Em vez de dizer "vamos calcular onde você pisou errado", eles pegaram um martelo e nivelaram os degraus da escada para que todos tivessem a mesma altura.

4. O Resultado: Mais Seguros e Mais Rápidos

Quando eles testaram essa escada reformada:

• A "gagueira" do cronômetro diminuiu significativamente (entre 14% e 21% menos erros brutos).
• Isso permitiu fechar a "janela de tempo" (as mãos podem ficar abertas por menos tempo).
• O Grande Ganho: Com menos erros, a quantidade de segredos que podem ser trocados com segurança aumentou em até 14%.

Resumo Final

Este trabalho mostra que, em sistemas de segredos quânticos, não basta apenas corrigir os erros no computador depois. É preciso garantir que o "relógio" físico dentro do chip seja o mais justo e uniforme possível desde o início.

Ao consertar a "escada" física (o hardware) em vez de apenas ajustar a "tabela de leitura" (o software), eles conseguiram fazer o sistema de segredos quânticos ser mais seguro e eficiente, provando que a qualidade do hardware bruto é crucial para a segurança da informação.

Resumo técnico

1. O Problema

Os conversores tempo-digital (TDCs) baseados em FPGAs são frequentemente utilizados em sistemas de Distribuição de Chave Quântica (QKD) devido ao seu custo reduzido e flexibilidade. No entanto, a não linearidade intrínseca das linhas de atraso (delay lines) nas FPGAs é tradicionalmente tratada apenas como um problema de calibração ou ruído aleatório (jitter), sendo corrigida a posteriori através de mapeamento estatístico (LUTs de correção).

O artigo identifica uma lacuna crítica: em sistemas QKD, a não uniformidade bruta (raw nonlinearity) do hardware, antes da calibração, pode afetar diretamente a segurança. Especificamente:

• Janela de Coincidência: Não linearidades determinísticas (como bins de largura ultra-ampla ou ausentes) forçam a expansão da janela de aceitação de coincidência para não rejeitar eventos válidos.
• Taxa de Erro de Bit Quântico (QBER): Uma janela de coincidência maior aumenta a taxa de coincidências acidentais (ruído), elevando o QBER.
• Segurança: Um QBER mais alto reduz a fração de chave secreta (secret fraction) e pode comprometer a segurança do sistema, mesmo que a calibração estatística pareça corrigir a precisão média.

2. Metodologia

Os autores propõem uma abordagem de dois níveis: modelagem analítica conservadora e mitigação no nível do fabric (estrutura física do FPGA).

A. Modelo Analítico Conservador

Foi desenvolvido um modelo que separa a incerteza de tempo aleatória (jitter) da não linearidade determinística (INL - Integral Nonlinearity).

• Hipótese de Pior Caso: Assume-se que a INL pico-a-pico ($W_{INL,pp}$) deve ser totalmente tolerada pela lógica de coincidência.
• Cálculo: A janela de coincidência efetiva ($\Delta t_{eff}$) é definida como a soma da janela nominal e a INL pico-a-pico. Isso permite calcular como a não linearidade bruta expande a janela, aumentando a taxa de coincidências acidentais e, consequentemente, o QBER.
• Simulação: O modelo foi aplicado a dois TDCs de código aberto implementados em um FPGA Zynq-7000, utilizando parâmetros de detectores de fótons reais (SPAD e SNSPD).

B. Estratégias de Mitigação no Nível do Fabric

Em vez de depender apenas de correção pós-processamento, os autores propõem otimizações físicas no hardware:

1. Injeção de Atraso Baseada em LUT: Inserção de inversores configuráveis (LUTs) na cadeia de atraso para "moldar" o atraso localmente. Isso visa transformar bins de largura zero (invisíveis) ou ultra-largos em bins mensuráveis e uniformes, redistribuindo o atraso antes da extração da função de transferência.
2. Otimização com Restrições de Posicionamento (Placement Constraints):
   • Manter toda a cadeia de atraso na mesma região de relógio para evitar clock skew e efeitos de cruzamento de regiões.
   • Alinhar estritamente os Flip-Flops (DFFs) de amostragem ao longo da cadeia de atraso.
   • Colocar as LUTs de inversão nas slices mais próximas das portas de amostragem.

3. Principais Contribuições

• Modelo de Segurança: Derivação de um modelo analítico que conecta diretamente a não linearidade medida do TDC à expansão da janela de coincidência e ao aumento do QBER em sistemas QKD.
• Mitigação Hardware-First: Proposta de uma estratégia que ataca a origem física da não uniformidade (estrutura da cadeia de transporte da FPGA) em vez de apenas corrigir os dados estatisticamente.
• Validação Empírica: Demonstração prática em duas arquiteturas diferentes de TDC (uma de cadeia longa e outra curta) mostrando que a otimização reduz a não linearidade bruta sem necessidade de recalibração complexa.

4. Resultados

Os experimentos foram realizados em um FPGA Zynq-7020, comparando designs não otimizados com designs otimizados:

• Redução de Não Linearidade:
  • TDC-1 (Cadeia Longa): Redução de 21% na INL pico-a-pico e 25% na precisão de tempo de tiro único (single-shot precision). A DNL (Differential Nonlinearity) melhorou em até 60%.
  • TDC-2 (Cadeia Curta): Redução de 14% na INL e 16% na precisão de tempo.
• Impacto no QBER:
  • A otimização reduziu a contribuição incremental do TDC para o QBER. Para o TDC-1, a redução foi de 1,71% para 1,32% (redução relativa de ~22,8%). Para o TDC-2, de 0,95% para 0,81%.
• Impacto na Fração Secreta:
  • Embora as reduções absolutas no QBER pareçam pequenas, elas têm um impacto significativo na fração de chave secreta estimada (usando a aproximação BB84).
  • O TDC-2 mostrou um ganho relativo de 3,7% na fração secreta.
  • O TDC-1 mostrou um ganho relativo de 14,2% na fração secreta.

5. Significado e Conclusão

O trabalho demonstra que a não linearidade bruta do FPGA é um parâmetro crítico de segurança para QKD, não apenas um problema de desempenho. Ignorar a não uniformidade física e depender apenas de calibração estatística pode levar a uma subestimação do QBER e a uma margem de segurança reduzida.

As estratégias de "moldagem de atraso" (delay shaping) e restrições de posicionamento provaram ser eficazes para reduzir irregularidades severas de largura de bin no nível do hardware. O estudo conclui que implementações de QKD sensíveis ao tempo devem considerar explicitamente a não linearidade bruta do TDC durante o projeto do hardware, e não apenas durante a calibração de software, para maximizar a segurança e a taxa de chave secreta.