DART-Q : A Deadline-Driven Framework for Real-Time QLDPC Decoding

Resumo Técnico: Framework DART-Q para Decodificação QLDPC em Tempo Real

Declaração do Problema
A computação quântica tolerante a falhas depende da Correção de Erros Quânticos (QEC) para preservar informações lógicas, exigindo que decodificadores clássicos operem dentro do loop de controle tolerante a falhas. Para códigos de Verificação de Paridade de Baixa Densidade Quântica (QLDPC), a implantação prática depende não apenas do desempenho de correção, mas também da capacidade de decodificar sob prazos rigorosos, memória on-chip finita e cargas de trabalho variáveis no tempo. A pesquisa existente sobre decodificadores foca principalmente no desempenho de correção, complexidade assintótica ou tempo de execução médio. Essas métricas falham em capturar modos de falha ao nível de serviço em configurações de tempo real, como falhas de prazo, crescimento de fila de espera e caudas de latência longas causadas por instâncias difíceis ou pressão de memória. Quando a decodificação entra no caminho de feedback, baixa latência torna-se um requisito operacional ao lado da qualidade de correção; uma correção tardia é efetivamente indisponível na fronteira de controle exigida.

Metodologia: O Framework DART-Q
Os autores apresentam o DART-Q, um framework de simulação de eventos discretos projetado para analisar a decodificação QLDPC em tempo real como um serviço online orientado a prazos. Em vez de modelar ciclos de hardware específicos, o DART-Q isola as transições operacionais e as compensações de políticas que moldam a decodificação pontual.

• Abstração de Serviço: O framework modela a decodificação QLDPC em janelas como um fluxo de trabalhos. Os dados de síndrome são particionados em janelas de duração fixa, formando trabalhos de decodificação primários ($J_i$) com tempos de chegada ($a_i$), requisitos de serviço ($S_i$) e prazos absolutos ($d_i = a_i + \Delta$).
• Fila e Agendamento: Os trabalhos entram em uma fila gerenciada por um agendador de Primeira Data de Prazo (EDF) não preemptivo. O sistema emprega controle de admissão com um limite de fila de espera ($B_{max}$) para descartar trabalhos quando a fila está cheia, modelando explicitamente a compensação entre descartes e falhas de prazo.
• Modelos de Custo: O DART-Q utiliza modelos de custo configuráveis para mapear características do decodificador para o tempo de serviço:
  • Modelo de Tráfego (TM): Quantifica o tráfego de memória com base na organização do estado do decodificador (por exemplo, centrado em arestas vs. resumos em cache) e no orçamento de SRAM on-chip. Ele define um "limite de ajuste à SRAM" onde exceder a capacidade on-chip força acessos off-chip, aumentando a latência.
  • Modelo de Carga de Trabalho (WM): Introduz variabilidade no tempo de computação com base no peso da síndrome ou em padrões de eventos de detector.
  • Modelo de Hardware Composto (CHM): Combina componentes de computação e memória (usando regras SUM ou MAX) para determinar o tempo total de serviço.
• Políticas de Resgate: O framework suporta trabalhos auxiliares "de resgate" acionados por condições específicas (por exemplo, limiares de fila de espera, limiares de folga) para estudar mecanismos de recuperação limitados sob sobrecarga.

Principais Contribuições

1. Framework de Sistemas: O DART-Q fornece uma ferramenta de análise comparativa para decodificação QLDPC em tempo real sob memória finita e cargas variáveis no tempo, tratando a decodificação como um serviço com métricas explícitas para falhas, descartes e latência de cauda.
2. Abstração de Serviço: Ele lança a decodificação como um serviço online orientado a prazos com chegadas, prazos, filas e agendamento EDF não preemptivo, tornando as falhas de prazo e o crescimento da fila medidas explícitas de viabilidade.
3. Análise de Regimes: O framework avalia quatro regimes específicos:
   • Transição de Ajuste à SRAM: Analisando como a organização do estado afeta a pegada de memória e a transição de acesso à memória on-chip para off-chip.
   • Latência de Cauda: Estudando políticas de mitigação limitadas (cortes e resgate) sob variabilidade de serviço de cauda pesada.
   • Sobrecarga (QoS): Examinando a compensação entre controle de admissão (limites de fila de espera) e falhas de prazo.
   • Escalonamento de Capacidade: Investigando o impacto de agrupar múltiplas instâncias de decodificador.

Principais Resultados

• Organização de Estado: A mudança de uma organização de estado centrada em arestas para uma organização de resumo em cache desloca o limite de ajuste à SRAM por um fator de 4× (por exemplo, de 2048 B para 512 B para BB72). Isso permite que o decodificador caia inteiramente on-chip em orçamentos de memória menores, colapsando o tráfego off-chip e reduzindo o tempo de serviço.
• Latência de Cauda e Resgate: Sob sobrecarga, as políticas de resgate são altamente sensíveis à seletividade do gatilho. Uma política "Apenas Corte" resultou em uma Taxa de Falha de 48,44%. Adicionar uma política de resgate acionada por fila de espera (taxa de acionamento de 18,49%) aumentou a Taxa de Falha para 57,30%. No entanto, políticas acionadas por folga ou acerto de corte (ativando ~98% do tempo) degradaram o desempenho significativamente, atuando como carga de fila extra persistente em vez de recuperação direcionada.
• Sobrecarga e Controle de Admissão: Relaxar o limite de fila de espera sob sobrecarga explosiva (aumentando de 10 para 320 trabalhos) reduziu a Taxa de Descarte de 35,92% para 0%, mas aumentou a Taxa de Falha de 95,85% para 97,64%. Isso resultou em um aumento de 20,1× no trabalho em fila e uma piora de 17,6× na latência p99 (de 220 µs para 3,861 ms) com ganho negligenciável no Bom-Rendimento.
• Escalonamento de Capacidade: Dobrar a capacidade do decodificador (de 1 para 2 instâncias) em um regime sobrecarregado reduziu a Taxa de Falha de 97,64% para 0,98% e melhorou a latência p99 de 3,861 ms para 100 µs. Isso indica que, em pontos de operação limitados por capacidade, aumentar a capacidade de serviço é muito mais eficaz do que ajustar políticas de admissão ou resgate.

Significado e Alegações
O artigo argumenta que a viabilidade de decodificadores QLDPC em tempo real é governada não meramente pelo desempenho de correção ou tempo de execução médio, mas por organização de estado, seletividade de resgate, controle de admissão e capacidade de serviço agrupada.

Os autores afirmam que o DART-Q expõe com sucesso as "mudanças de regime" que determinam a viabilidade do decodificador. Especificamente:

• Ajuste à Memória: A organização do decodificador dita diretamente o limite de ajuste à SRAM, que é um motor primário da variabilidade de tempo.
• Sensibilidade da Política: Mecanismos de resgate limitados são eficazes apenas quando os gatilhos permanecem seletivos; resgate indiscriminado degrada o desempenho.
• Limites de Capacidade: Sob verdadeira sobrecarga, o controle de admissão molda o tipo de falha (descartes vs. falhas), mas não pode restaurar o serviço pontual. Apenas aumentar a capacidade de serviço (agrupamento) pode recuperar a viabilidade em regimes limitados por capacidade.

O trabalho apoia uma mudança para uma "visão de serviço" da decodificação QLDPC, onde filas, prazos e limites de recursos compartilhados são tratados como restrições de design de primeira ordem. Os autores posicionam o DART-Q como uma metodologia para identificar essas mudanças de regime críticas, com a realização em hardware (por exemplo, FPGA) sugerida como um próximo passo natural para validação.