Beyond Logical Circuits: Hardware-Aware Analysis of Expressibility and Trainability in Variational Quantum Algorithms

Enunciado do Problema

Os Algoritmos Quânticos Variacionais (VQAs) dependem de Circuitos Quânticos Parametrizados (PQCs), onde o desempenho é governado por duas propriedades críticas: expressibilidade (a capacidade de aproximar estados aleatórios de Haar) e treinabilidade (a facilidade de otimizar parâmetros, frequentemente prejudicada por platôs áridos). A pesquisa existente tipicamente avalia essas propriedades no nível de circuito lógico, assumindo implicitamente que o circuito projetado permanece estruturalmente idêntico durante a execução no hardware.

No entanto, na prática, os PQCs devem passar por transpilação consciente do hardware (compilação) para satisfazer restrições físicas, como conectividade limitada de qubits, conjuntos de portas nativas e topologia do dispositivo. Esse processo modifica a estrutura do circuito através de mapeamento de qubits, roteamento (inserção de portas SWAP) e decomposição de base. O artigo argumenta que essas modificações estruturais podem alterar fundamentalmente a expressibilidade e a treinabilidade do PQC, tornando as análises em nível lógico preditores pouco confiáveis do comportamento real no hardware. Embora trabalhos anteriores tenham estudado o impacto da transpilação nos custos de recursos (profundidade, contagem de portas) e no ruído, seu efeito sobre as propriedades funcionais fundamentais dos VQAs permanece amplamente inexplorado.

Metodologia

Os autores apresentam uma estrutura de avaliação sistemática e consciente do hardware, comparando circuitos lógicos com suas contrapartes transpiladas.

• Famílias de Ansatz: O estudo avalia seis famílias de ansatz diversas, abrangendo diferentes vieses indutivos estruturais:
  • Eficientes para hardware: EfficientSU2, HEA Ring.
  • Inspirados em redes de tensores: Tree Tensor Network (TTN), Matrix Product State (MPS Brick).
  • Específicos para problemas/Gerais: RealAmplitudes, TwoLocalRYRZ.
• Configuração Experimental:
  • Circuitos Lógicos: Construídos com contagens variáveis de qubits ($n \in \{2, 4, 6, 8, 10\}$) e profundidades de repetição ($L \in \{2, 4, 6, 8, 10\}$).
  • Transpilação: Os circuitos são compilados usando o transpilador do Qiskit com o backend IBM FakeBrooklynV2 (65 qubits, conectividade heavy-hex) para simular restrições de hardware realistas sem introduzir ruído estocástico.
  • Níveis de Otimização: A transpilação é realizada nos níveis de otimização 0 a 3 para avaliar o impacto da agressividade do compilador.
  • Simulação: Tanto os circuitos lógicos quanto os transpilados são convertidos para o PennyLane para simulação de vetor de estado sem ruído. Crucialmente, a contagem de parâmetros é mantida fixa entre as versões lógica e transpilada para isolar efeitos estruturais.
• Métricas:
  • Expressibilidade: Medida através da divergência de Kullback–Leibler (KL) entre a distribuição de fidelidade dos estados de saída do circuito e a distribuição teórica aleatória de Haar. Uma menor divergência KL indica maior expressibilidade.
  • Treinabilidade: Quantificada pela variância dos gradientes da função de custo. Uma maior variância de gradiente indica melhor treinabilidade, enquanto uma variância baixa sugere platôs áridos.
  • Sobrecarga: Definida como a diferença entre a métrica do circuito transpilado e a do circuito lógico ($\Delta = \text{Métrica}_{\text{transpilado}} - \text{Métrica}_{\text{lógico}}$).

Principais Contribuições

1. Limitações das Avaliações em Nível Lógico: O artigo demonstra que as métricas em nível lógico nem sempre são preditores confiáveis do comportamento em nível de hardware. Os PQCs podem exibir características substancialmente diferentes após a compilação consciente do hardware.
2. Estrutura de Avaliação Consciente do Hardware: Este trabalho fornece o primeiro estudo sistemático comparando a expressibilidade e a treinabilidade de PQCs tanto em níveis lógicos quanto transpilados, indo além das métricas de recursos convencionais como profundidade e contagem de portas.
3. Benchmarking Sistemático Multi-Ansatz: Uma avaliação abrangente através de múltiplas famílias de ansatz, contagens de qubits e profundidades de circuito revela como a transpilação afeta propriedades funcionais de maneira diferente, dependendo da arquitetura.
4. Transpilação como Transformação Ativa: Os resultados mostram que a transpilação não é meramente uma otimização passiva de recursos, mas uma transformação ativa que pode remodelar não monotonicamente as paisagens de expressibilidade e treinabilidade.
5. Desconstrução do Trade-off Expressibilidade–Treinabilidade: O estudo desafia a relação inversa comumente assumida entre expressibilidade e treinabilidade em configurações conscientes do hardware, mostrando que a transpilação pode alterar essas propriedades de maneira desacoplada e dependente do ansatz.

Principais Resultados

• Sobrecarga de Qubits: A maioria dos ansatzes (EfficientSU2, TTN, RealAmplitudes, MPS Brick, TwoLocalRYRZ) manteve a mesma contagem de qubits após a transpilação. No entanto, o ansatz HEA Ring exigiu qubits físicos adicionais (expansão de 8/10 para 12) em níveis de otimização mais altos para facilitar o roteamento de emaranhamento em anel na topologia heavy-hex.
• Sobrecarga de Profundidade: A transpilação aumentou consistentemente a profundidade do circuito, com a magnitude dependendo fortemente da estrutura do ansatz e do nível de otimização. O EfficientSU2 (emaranhamento denso) apresentou a maior sobrecarga de profundidade, enquanto ansatzes estruturados como TTN e MPS Brick permaneceram relativamente insensíveis devido à sua natureza preservadora de localidade.
• Sobrecarga de Expressibilidade:
  • O HEA Ring exibiu a maior degradação (aumento de até ~1,25 na divergência KL), particularmente em contagens maiores de qubits e níveis de otimização mais altos.
  • O EfficientSU2 mostrou sobrecarga mínima, provavelmente porque já era altamente expressivo.
  • Ansatzes Estruturados (TTN, MPS Brick) demonstraram alta robustez, com sobrecargas geralmente confinadas a pequenas faixas ($\pm 0,04$).
  • O RealAmplitudes mostrou uma tendência de leve melhoria na expressibilidade em níveis de otimização mais altos.
• Sobrecarga de Treinabilidade:
  • TTN e HEA Ring mostraram melhorias localizadas (sobrecarga positiva) na treinabilidade, particularmente em contagens menores de qubits.
  • O RealAmplitudes exibiu um viés negativo consistente (degradação) em níveis de otimização mais altos.
  • MPS Brick e TwoLocalRYRZ permaneceram altamente estáveis com sobrecarga próxima de zero.
  • No geral, as variações na treinabilidade foram menores (até ~25%) em comparação com as variações na expressibilidade (até ~125%).
• Desacoplamento de Propriedades: O estudo constatou que mudanças na expressibilidade não necessariamente correlacionam-se com mudanças na treinabilidade. Por exemplo, o EfficientSU2 permaneceu estável em ambas as métricas apesar de uma sobrecarga significativa de profundidade, enquanto o RealAmplitudes sofreu degradação na treinabilidade sem ganhos consistentes de expressibilidade.

Significado e Alegações

O artigo alega que a prática padrão de avaliar VQAs exclusivamente no nível de design lógico é insuficiente para caracterizar seu desempenho em dispositivos NISQ. Os autores argumentam que:

• A transpilação é uma transformação ativa: Ela altera fundamentalmente a capacidade representacional e a paisagem de otimização dos VQAs, não apenas o custo de recursos.
• Trade-offs em nível lógico podem não se manter: O trade-off assumido entre expressibilidade e treinabilidade não se aplica uniformemente após a compilação consciente do hardware; essas propriedades podem ser modificadas independentemente e de maneiras dependentes do ansatz.
• Necessidade de Design Consciente do Hardware: Conclusões tiradas de designs de circuitos abstratos podem não se traduzir em implementações práticas. Portanto, a caracterização precisa de VQAs requer estruturas de avaliação que contabilizem explicitamente as transformações estruturais induzidas pela transpilação.

Os autores concluem que a avaliação consciente do hardware é essencial para o design e implantação confiáveis de algoritmos quânticos variacionais, pois a etapa de compilação "passiva" pode atuar como uma perturbação arquitetônica significativa.