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Este artículo presenta la Arquitectura Numérica de Residuo Híbrido Flotante (HRFNA), un sistema diseñado para FPGAs que combina aritmética de residuo sin acarreo con escalado de exponentes para lograr un alto rendimiento, eficiencia energética y límites de error formales, superando significativamente a la aritmética de punto flotante IEEE 754 en aplicaciones científicas y de CAD.
Este artículo presenta dos técnicas de software, Escalamiento Consciente de Desbordamiento (OAS) y Escalamiento de Bloque Macro (MBS), que reducen significativamente el error de cuantización en el formato MXFP4, cerrando la brecha de precisión con NVFP4 a menos del 1% sin requerir cambios en el hardware.
Este estudio empírico, titulado "VeriInteresting", analiza las interacciones entre el razonamiento de los modelos, la especialización y las estrategias de ingeniería de prompts en la generación de código Verilog, identificando patrones generalizables y específicos mediante una evaluación factorial controlada de diversos modelos de lenguaje.
El agente autónomo Design Conductor logró diseñar, verificar y generar el archivo de layout (GDSII) de un procesador RISC-V completo y funcional que opera a 1.48 GHz en solo 12 horas, marcando el primer hito en la creación totalmente autónoma de un CPU desde la especificación hasta la preparación para fabricación.
El artículo presenta CktEvo, un marco de referencia y un conjunto de pruebas para la evolución de código RTL a nivel de repositorio que permite a los modelos de lenguaje grandes optimizar el rendimiento, la potencia y el área de diseños de hardware completos mediante ediciones funcionales y retroalimentación automática de herramientas sin intervención humana.
El trabajo presenta SiliconMind-V1, un marco multiagente que utiliza la generación de datos de razonamiento y la verificación impulsada por pruebas para entrenar modelos de lenguaje localmente y generar código Verilog funcionalmente correcto de manera más eficiente que los métodos actuales.
El artículo presenta AnalogToBi, un marco de generación de topologías de circuitos analógicos a nivel de dispositivo que utiliza una representación de grafo bipartito y decodificación guiada por gramática para lograr un control funcional explícito, garantizar la validez eléctrica y descubrir topologías novedosas y de alta calidad sin intervención humana.
El paper presenta KernelCraft, el primer benchmark que demuestra cómo los agentes de IA pueden generar y optimizar automáticamente kernels de bajo nivel para aceleradores emergentes con nuevas arquitecturas de instrucciones, reduciendo significativamente el tiempo y la complejidad del desarrollo manual.
El documento presenta ALADIN, un marco de análisis para la inferencia en aceleradores de IA embebidos basado en scratchpad que evalúa las compensaciones entre precisión, latencia y uso de recursos en redes neuronales cuantizadas de precisión mixta sin necesidad de implementación física, utilizando un simulador preciso en ciclos para optimizar el diseño conjunto de hardware y software.
Esta tesis doctoral presenta métodos novedosos y rentables para evaluar y mejorar la fiabilidad de los aceleradores de hardware de redes neuronales profundas, incluyendo herramientas analíticas, estrategias para optimizar la compensación entre eficiencia y tolerancia a fallos, y una técnica de mejora en tiempo real llamada AdAM que reduce significativamente los costes de hardware.
Esta revisión analiza el panorama de los procesadores de IA de ultra bajo consumo, comparando arquitecturas heterogéneas, aceleradores neuronales y diseños en el sensor, y valida empíricamente el rendimiento de tres plataformas representativas (GAP9, STM32N6 e IMX500) para demostrar la superioridad de la computación en el sensor en términos de eficiencia energética y latencia.
Este artículo presenta una arquitectura de acelerador de CNN para FPGAs que, mediante la exploración del espacio de diseño y el procesamiento de múltiples píxeles, optimiza la utilización de recursos y la eficiencia energética al adaptar dinámicamente las implementaciones de hardware a las tasas de datos variables de las capas, permitiendo la ejecución eficiente de redes complejas en un solo chip.
El paper presenta ARKV, un marco ligero y adaptativo que gestiona dinámicamente la memoria de la caché KV asignando niveles de precisión según la importancia de los tokens, logrando reducir el uso de memoria en 4x sin sacrificar significativamente la precisión en inferencias de largo contexto.
Este artículo demuestra que es posible sustituir asintóticamente cada multiplicación real por una sola operación de cuadrado y cada multiplicación compleja por tres, logrando reducciones significativas en el uso de recursos hardware al implementar estas técnicas en arquitecturas como arrays sistólicos y núcleos tensoriales.
Este estudio compara el reciclaje de ancillas mediante reinicio ciego en procesadores superconductores e iónicos atrapados, demostrando que esta técnica puede reducir la latencia del ciclo hasta en un 38x manteniendo una alta limpieza de los ancillas, y define umbrales de longitud de circuito específicos para cada plataforma que guían la selección de políticas de implementación.
Este artículo presenta un marco de compresión para la Computación de Reservorio que utiliza un mecanismo de poda basado en sensibilidad para optimizar el equilibrio entre precisión, eficiencia de hardware y recursos en implementaciones de FPGA mediante la poda y cuantización de pesos.
El artículo presenta FormalRTL, un marco de trabajo multiagente que integra modelos de referencia de software como especificaciones formales para generar y verificar código RTL de manera escalable y fiable, abordando así los desafíos de los diseños industriales a gran escala mediante la síntesis asistida por modelos de lenguaje grandes.
El artículo presenta Kareto, un optimizador que utiliza poda guiada por rendimientos decrecientes y ajuste adaptativo para gestionar dinámicamente el almacenamiento en niveles de la memoria caché KV en servicios de modelos de lenguaje grandes, logrando mejoras significativas en el equilibrio entre costo, rendimiento y latencia en comparación con las estrategias estáticas.
Este artículo presenta una revisión exhaustiva de los aceleradores de IA basados en FPGA, analizando sus ventajas frente a otras soluciones, las técnicas de optimización a nivel de hardware y los desafíos actuales para el diseño de futuras implementaciones eficientes.
El documento presenta la familia AetherFloat, una arquitectura de punto flotante cuaternaria y sin escalado por bloques diseñada para aceleradores de IA que elimina la lógica de escalado dinámica, reduce significativamente el área y el consumo energético, y mejora el rendimiento mediante un manto explícito y un redondeo estocástico compartido.