FeNN-DMA: A RISC-V SoC for SNN acceleration

Resumen Técnico: FeNN-DMA – Un SoC RISC-V para la Aceleración de SNN

Planteamiento del Problema
Las Redes Neuronales de Picos (SNN, por sus siglas en inglés) ofrecen una alternativa prometedora y eficiente energéticamente a las Redes Neuronales Artificiales (ANN) estándar, particularmente para tareas espaciotemporales como la detección de palabras clave o la clasificación de video. Sin embargo, las SNN poseen una baja intensidad aritmética debido a su comunicación basada en eventos, lo que las hace poco compatibles con los aceleradores de alto rendimiento estándar como las GPU y TPU, que están optimizados para la multiplicación de matrices densas. Si bien se han desarrollado hardwares dedicados como ASICs y FPGAs para las SNN, las soluciones basadas en FPGA existentes suelen enfrentar compromisos significativos. Muchas están diseñadas para modelos de neuronas específicos y simples (por ejemplo, Leaky Integrate-and-Fire) y conjuntos de datos basados en imágenes (como MNIST) convertidos desde ANN, fallando al no soportar las arquitecturas complejas, recurrentes y ricas en retardos requeridas para la investigación de vanguardia en SNN. Además, los sistemas que soportan memoria externa suelen sufrir cuellos de botella de latencia, mientras que aquellos que dependen únicamente de la memoria interna no pueden escalar a los conteos de neuronas y sinapsis necesarios para los modelos modernos.

Metodología
Los autores presentan FeNN-DMA, un Sistema en Chip (SoC) totalmente programable basado en la arquitectura RISC-V, diseñado para simular SNN en FPGAs AMD UltraScale+ (específicamente el kit de desarrollo Kria KV260). El diseño integra un procesador vectorial personalizado con un controlador de Acceso Directo a Memoria (DMA) dedicado para equilibrar la programabilidad con el rendimiento limitado por la memoria.

• Arquitectura: El SoC cuenta con un núcleo escalar estrechamente acoplado (CV32E40x) y un coprocesador vectorial (VEC) de 32 carriles y 512 bits de ancho. El VEC es un procesador de 3 etapas de segmentación (pipeline) con instrucciones especializadas para operaciones de SNN, incluyendo suma enmascarada, redondeo estocástico y generación de números aleatorios.
• Jerarquía de Memoria: Para abordar la naturaleza limitada por la memoria de las SNN, FeNN-DMA utiliza un enfoque de memoria híbrido. Emplea bloques de UltraRAM (URAM) de alta densidad para grandes datos vectoriales (pesos y estados de neuronas) y BlockRAM (BRAM) para la memoria de instrucciones y memoria "local de carril". La memoria local de carril soporta cargas indexadas, permitiendo el manejo eficiente de la conectividad dispersa y los retardos sinápticos sin serializar las operaciones a través de los ciclos.
• Controlador DMA: Un controlador DMA a medida gestiona la transferencia de datos entre 4 GB de memoria DDR4 externa y los buffers internos, superponiendo la latencia de transferencia de memoria con la computación, lo que permite al sistema simular modelos más grandes que la capacidad de la memoria interna.
• Stack de Software: Los autores desarrollaron PyFeNN, una herramienta basada en Python. Esta permite a los usuarios definir modelos de neuronas en un lenguaje similar a C y topologías de SNN utilizando una sintaxis similar a PyTorch, o importar modelos desde la Representación Intermedia Neuromórfica (NIR). El toolchain compila estas descripciones en código vectorial RISC-V optimizado.
• Algoritmos: El sistema implementa algoritmos optimizados para conectividad densa, dispersa y con retardo. Para la conectividad dispersa, itera sobre campos de bits de picos (spike bitfields) y procesa las conexiones en paralelo a través de los carriles vectoriales, utilizando la memoria local de carril para distribuir las entradas de las neuronas objetivo.

Contribuciones Clave

1. Núcleo FeNN Actualizado: Un procesador vectorial mejorado con memorias locales de carril para soportar retardos sinápticos y conectividad dispersa, junto con un conjunto de instrucciones personalizado (Tabla 1) optimizado para computaciones de SNN (ej. VANDADD, VRNG, VMUL con redondeo).
2. Controlador DMA a Medida: Un controlador personalizado que transfiere eficientemente los pesos desde la memoria externa hacia los buffers internos, permitiendo la simulación de redes a gran escala (hasta 256 millones de sinapsis por núcleo) mientras oculta la latencia de memoria.
3. Framework PyFeNN: Un entorno de programación de alto nivel que cierra la brecha entre la definición del modelo SNN y el despliegue en hardware, soportando importaciones de NIR y cuantización de punto fijo.
4. Diseños de SoC Escalables: Implementación de sistemas FeNN-DMA de núcleo único y doble núcleo en el Kria KV260, capaces de simular hasta 16,000 neuronas por núcleo.

Resultados

• Rendimiento y Recursos: El FeNN-DMA de un solo núcleo alcanza una frecuencia de operación de 175 MHz. En términos de uso de recursos (LUTs, FFs, BRAMs), es comparable a los aceleradores de función fija de última generación, pero soporta significativamente más neuronas y sinapsis. Aunque su rendimiento bruto (0.92 GSOP/s para conectividad densa) es menor que el de algunos sistemas de función fija (que pueden superar los 47 GSOP/s), ofrece una flexibilidad y escalabilidad superiores.
• Precisión de Clasificación: El sistema demostró una precisión de vanguardia en benchmarks desafiantes:
  • Spiking Heidelberg Digits (SHD): Logró un 90.32% de precisión en una red recurrente con retardos sinápticos entrenables, superando otros enfoques basados en FPGA evaluados en este conjunto de datos.
  • Neuromorphic MNIST (N-MNIST): Logró un 98.46% de precisión utilizando un modelo recurrente extremadamente disperso (99% de dispersión), superando los modelos densos de trabajos previos en FPGA.
  • Clasificación Táctil de Braille: Logró un 92.86% de precisión usando un modelo importado de NIR, comparable a los mejores backends de software.
• Escalabilidad: El sistema puede simular redes aleatorias balanceadas de hasta 16,000 neuronas a velocidades superiores al tiempo real cuando se utiliza conectividad dispersa. El rendimiento medido para el procesamiento disperso alcanzó los 3.72 GSOP/s (con 75% de dispersión), compensando efectivamente la menor eficiencia por operación en comparación con el hardware de función fija.

Significancia y Reivindicaciones
El artículo afirma que FeNN-DMA representa un paso significativo hacia la aceleración de SNN flexible y de alta capacidad en FPGAs. Al combinar una arquitectura vectorial RISC-V con un controlador DMA personalizado y un stack de software de alto nivel, el sistema cierra la brecha entre la programabilidad de los procesadores de propósito general y la eficiencia de los aceleradores dedicados.

Los autores enfatizan que su enfoque permite la simulación de modelos complejos y biológicamente plausibles (que presentan conectividad recurrente y retardos) que a menudo no son soportados por los aceleradores de función fija. Aunque reconocen una brecha de rendimiento de 3 a 4 veces respecto a los sistemas de función fija debido al bucle de propagación de picos dirigido por software, argumentan que la capacidad del sistema para transmitir desde la memoria externa y soportar modelos grandes y complejos lo convierte en una solución práctica para la inferencia de SNN de última generación. El trabajo demuestra que las arquitecturas vectoriales programables en FPGAs pueden lograr una eficiencia energética y un uso de recursos competitivos, ofreciendo al mismo tiempo la flexibilidad requerida para la investigación neuromórfica del futuro.