FeNN-DMA: A RISC-V SoC for SNN acceleration

Resumo Técnico: FeNN-DMA – Um SoC RISC-V para Aceleração de SNN

Definição do Problema
As Redes Neurais de Picos (SNNs) oferecem uma alternativa promissora e energeticamente eficiente às Redes Neurais Artificiais (ANNs) padrão, particularmente para tarefas espaço-temporais como detecção de palavras-chave e classificação de vídeo. No entanto, as SNNs possuem baixa intensidade aritmética devido à sua comunicação baseada em eventos, o que as torna mal adaptadas a aceleradores de alto rendimento padrão, como GPUs e TPUs, que são otimizados para multiplicação de matrizes densas. Embora soluções de hardware dedicadas, como ASICs e FPGAs, tenham sido desenvolvidas para SNNs, as soluções existentes baseadas em FPGA frequentemente enfrentam trade-offs significativos. Muitas são adaptadas para modelos de neurônios específicos e simples (ex: Leaky Integrate-and-Fire) e conjuntos de dados baseados em imagens (ex: MNIST) convertidos de ANNs, falhando em suportar as arquiteturas complexas, recorrentes e ricas em atrasos exigidas pela pesquisa de estado da arte em SNNs. Além disso, sistemas que suportam memória externa frequentemente sofrem com gargalos de latência, enquanto aqueles que dependem exclusivamente de memória on-chip não conseguem escalar para as contagens de neurônios e sinapses exigidas por modelos modernos.

Metodologia
Os autores apresentam o FeNN-DMA, um System-on-Chip (SoC) totalmente programável baseado na arquitetura RISC-V, projetado para simular SNNs em FPGAs AMD UltraScale+ (especificamente o kit de desenvolvimento Kria KV260). O design integra um processador vetorial customizado com um controlador de Direct Memory Access (DMA) dedicado para equilibrar programabilidade com desempenho limitado por memória.

• Arquitetura: O SoC apresenta um núcleo escalar fortemente acoplado (CV32E40x) e um coprocessador vetorial (VEC) de 32 vias e 512 bits de largura. O VEC é um processador de 3 estágios de pipeline com instruções especializadas para operações de SNN, incluindo adição mascarada, arredondamento estocástico e geração de números aleatórios.
• Hierarquia de Memória: Para abordar a natureza limitada por memória das SNNs, o FeNN-DMA utiliza uma abordagem de memória híbrida. Ele emprega blocos UltraRAM (URAM) de alta densidade para grandes dados vetoriais (pesos e estados de neurônios) e BlockRAM (BRAM) para memória de instrução e memória "local da via" (lane-local). A memória local da via suporta cargas indexadas, permitindo o tratamento eficiente de conectividade esparsa e atrasos sinápticos sem serializar operações ao longo de ciclos.
• Controlador DMA: Um controlador DMA sob medida gerencia o streaming de dados entre 4 GB de memória DDR4 off-chip e buffers on-chip. Ele sobrepõe a latência de transferência de memória com a computação, permitindo que o sistema simule modelos maiores do que a capacidade de memória on-chip.
• Stack de Software: Os autores desenvolveram o PyFeNN, uma ferramenta baseada em Python. Ela permite que usuários definam modelos de neurônios em uma linguagem semelhante a C e topologias de SNN usando sintaxe semelhante ao PyTorch ou importando modelos da Representação Intermediária Neuromórfica (NIR). A ferramenta compila essas descrições em código vetorial RISC-V otimizado.
• Algoritmos: O sistema implementa algoritmos otimizados para conectividade densa, esparsa e com atraso. Para conectividade esparsa, ele itera sobre campos de bits de spikes e processa conexões em paralelo através das vias vetoriais, utilizando a memória local da via para distribuir as entradas dos neurônios alvo.

Principais Contribuições

1. Núcleo FeNN Atualizado: Um processador vetorial aprimorado com memórias locais de via para suportar atrasos sinápticos e conectividade esparsa, juntamente com um conjunto de instruções customizado (Tabela 1) otimizado para computações de SNN (ex: VANDADD, VRNG, VMUL com arredondamento).
2. Controlador DMA Sob Medida: Um controlador customizado que faz o streaming eficiente de pesos da memória off-chip para buffers on-chip, permitindo a simulação de redes de grande escala (até 256 milhões de sinapses por núcleo) enquanto oculta a latência de memória.
3. Framework PyFeNN: Um ambiente de programação de alto nível que faz a ponte entre a definição do modelo de SNN e o deployment no hardware, suportando importações de NIR e quantização de ponto fixo.
4. Designs de SoC Escaláveis: Implementação de sistemas FeNN-DMA de núcleo único e duplo no Kria KV260, capazes de simular até 16.000 neurônios por núcleo.

Resultados

• Desempenho e Recursos: O FeNN-DMA de núcleo único alcança uma frequência de operação de 175 MHz. Em termos de uso de recursos (LUTs, FFs, BRAMs), é comparável a aceleradores de função fixa de estado da arte, mas suporta significativamente mais neurônios e sinapses. Embora seu throughput bruto (0,92 GSOP/s para conectividade densa) seja inferior ao de alguns sistemas de função fixa (que podem exceder 47 GSOP/s), ele oferece flexibilidade e escalabilidade superiores.
• Acurácia de Classificação: O sistema demonstrou acurácia de estado da arte em benchmarks desafiadores:
  • Spiking Heidelberg Digits (SHD): Alcançou 90,32% de acurácia em uma rede recorrente com atrasos sinápticos treináveis, superando outras abordagens baseadas em FPGA avaliadas neste dataset.
  • Neuromorphic MNIST (N-MNIST): Alcançou 98,46% de acurácia usando um modelo recorrente extremamente esparso (99% de esparsidade), superando modelos densos de trabalhos anteriores em FPGA.
  • Classificação Tátil Braille: Alcançou 92,86% de acurácia usando um modelo importado via NIR, comparável aos melhores backends de software.
• Escalabilidade: O sistema pode simular redes aleatórias balanceadas de até 16.000 neurônios em velocidades superiores ao tempo real quando utiliza conectividade esparsa. O throughput medido para processamento esparso atingiu 3,72 GSOP/s (com 75% de esparsidade), compensando efetivamente a menor eficiência por operação em comparação ao hardware de função fixa.

Significância e Alegações
O artigo afirma que o FeNN-DMA representa um passo significativo em direção a uma aceleração de SNN flexível e de alta capacidade em FPGAs. Ao combinar uma arquitetura vetorial RISC-V com um controlador DMA customizado e uma stack de software de alto nível, o sistema preenche a lacuna entre a programabilidade de processadores de propósito geral e a eficiência de aceleradores dedicados.

Os autores enfatizam que sua abordagem permite a simulação de modelos complexos e biologicamente plausíveis (apresentando conectividade recorrente e atrasos) que são frequentemente não suportados por aceleradores de função fixa. Embora reconheçam um gap de throughput de 3 a 4 vezes em relação aos sistemas de função fixa devido ao loop de propagação de spikes orientado por software, eles argumentam que a capacidade do sistema de realizar streaming de memória externa e suportar modelos grandes e complexos o torna uma solução prática para a inferência de SNN de estado da arte. O trabalho demonstra que arquiteturas vetoriais programáveis em FPGAs podem alcançar eficiência energética e uso de recursos competitivos, oferecendo a flexibilidade necessária para a próxima geração de pesquisa neuromórfica.