Geometry-induced correlated noise in qLDPC syndrome extraction

Resumen Técnico: Ruido Correlacionado Inducido por la Geometría en qLDPC

1. El Problema

Los códigos de comprobación de paridad de baja densidad cuántica (qLDPC), específicamente los códigos de bicicleta bivariante (BB), ofrecen altas tasas de codificación y umbrales de tolerancia a fallos prometedores. Sin embargo, la implementación física de estos códigos requiere enrutamiento de qubits a larga distancia, lo que introduce ruido correlacionado (crosstalk) entre puertas de dos qubits que se ejecutan simultáneamente.

La pregunta central de este trabajo es: ¿Puede la geometría de enrutamiento (la disposición física y las rutas de los qubits), por sí sola, alterar el modelo de fallos correlacionados lo suficiente como para impactar significativamente el rendimiento lógico (tasa de error lógico), incluso manteniendo fijos el código, el horario de extracción de síndromes y el decodificador?

La literatura previa a menudo optimiza la conectividad o la profundidad de enrutamiento, pero no ha trazado una cadena completa desde la geometría física hasta el modelo de fallos correlacionados y, finalmente, al rendimiento lógico.

2. Metodología

El autor desarrolla un marco teórico y experimental que conecta la geometría física con el rendimiento lógico a través de los siguientes pasos:

• Modelo Microscópico: Se parte de un Hamiltoniano de interacción que depende de la distancia enrutada entre bloques de puertas activas simultáneamente. Se asume un régimen dominado por la interacción (ignorando campos locales aleatorios) donde la perturbación entre bloques disjuntos $e$ y $e'$ se modela como:
  $$\hat{H}_{\times}(e, e') = J_0 \kappa(d_{\phi}(e, e')) \hat{P}_e \otimes \hat{P}_{e'}$$
  Donde $d_{\phi}$ es la distancia enrutada, $\kappa$ es un kernel de proximidad (que decae con la distancia) y $\hat{P}$ son operadores de Pauli específicos del tipo de puerta.

• Twirl de Pauli y Canal Retenido: Se aplica un "twirl" de Pauli al canal unitario generado por estas interacciones. Esto permite derivar un modelo de fallos retenido que incluye solo términos de error simple y de pares (correlacionados) en los datos, descartando términos de mayor peso que son suprimidos por el proceso de corrección de errores.

• Métricas Geométricas Clave:

  • Número de Emparejamiento ($\nu$): Para kernels de cruce (donde solo importan las intersecciones), se demuestra que el emparejamiento máximo en el grafo de soporte de un operador lógico reduce el peso de fallo efectivo.
  • Exposición Ponderada ($E$): Para kernels estrictamente positivos (donde cualquier distancia finita genera correlación), se introduce la "exposición ponderada" como la métrica discriminante. Se define como la suma de los pesos de los pares de fallos retenidos sobre el soporte de un operador lógico.

• Optimización Lógica: Se formula un problema de diseño para encontrar una permutación de filas en una arquitectura de una sola capa (monocapa) que minimice la exposición ponderada máxima sobre una familia de operadores lógicos.

• Validación Computacional: Se realizan simulaciones de Monte Carlo a nivel de circuito utilizando el simulador Stim y el decodificador BP+OSD (Propagación de Creencias + Estadísticas Ordenadas) en los códigos de referencia BB72 ($[[72, 12, 6]]$) y BB144 ($[[144, 12, 12]]$).

3. Contribuciones Clave

1. Derivación Teórica del Modelo de Fallos: Se demuestra que la geometría de enrutamiento cambia la estructura de los fallos correlacionados de primer orden. Bajo un modelo de interacción, la geometría determina la probabilidad de fallos de pares en los datos.
2. Teorema de Reducción de Distancia Efectiva: Se prueba que, bajo un kernel de cruce, la distancia efectiva de un código se reduce en función del número de emparejamientos en el grafo de soporte inducido por las cruces de rutas.
   $$w_{eff} = |S| - \nu$$
   Donde $|S|$ es el peso del soporte lógico y $\nu$ es el número de emparejamientos.
3. Métrica de Exposición Ponderada: Se identifica que, cuando los kernels son positivos (ruido de largo alcance), la métrica discriminante deja de ser el conteo de cruces y pasa a ser la exposición ponderada (suma de probabilidades de pares sobre el soporte).
4. Optimización de Arquitectura Monocapa: Se presenta un algoritmo de búsqueda (descenso determinista con reinicios simulados) para optimizar la disposición de qubits en una sola capa, logrando reducir la exposición máxima sin necesidad de una arquitectura multicapa compleja.
5. Correlación con Rendimiento: Se establece una fuerte correlación estadística (coeficiente de Spearman $\rho_S = 0.893$) entre la exposición ponderada y la tasa de error lógico a través de múltiples puntos de operación y tipos de kernels.

4. Resultados Principales

• Comparación de Embebidos:

  • Embebido Monomial (1 capa): Presenta muchas cruces de rutas y alta exposición ponderada.
  • Embebido Biplanar de Grosor Acotado (2 capas): Elimina las cruces de rutas en la misma capa, reduciendo drásticamente la exposición.
  • Embebido "Consciente de la Lógica" (1 capa optimizada): Mediante la optimización de permutaciones de filas, se logra una reducción del 26.11% en la exposición máxima en comparación con el embebido monomial estándar.

• Rendimiento en Simulaciones (BB72):

  • En el punto de operación de referencia ($J_0\tau = 0.04$, tasa de error físico $p=10^{-3}$), el embebido monomial tiene una tasa de error lógico de 0.2868, mientras que el embebido biplanar tiene 0.0581 (una mejora de factor ~5).
  • El embebido optimizado "consciente de la lógica" se sitúa entre ambos, con una tasa de error de 0.2054, demostrando que la optimización geométrica en una sola capa es efectiva.
  • La reducción de la exposición ponderada predice correctamente la reducción de la tasa de error lógico en una ventana de 101 puntos de operación.

• Escalabilidad: Los resultados se mantienen consistentes en el código más grande BB144, donde la mejora del embebido biplanar sobre el monomial es aún más pronunciada (factor de ~104 en la tasa de error).

5. Significado e Impacto

• Reevaluación del Diseño de Hardware: El trabajo demuestra que la geometría de enrutamiento no es solo una cuestión de implementación física, sino un parámetro de diseño crítico que debe optimizarse conjuntamente con el código, el horario de extracción y el decodificador.
• Viabilidad de Arquitecturas Simples: Muestra que es posible mitigar significativamente el ruido correlacionado mediante la optimización de la disposición en una sola capa (monocapa), reduciendo la necesidad de arquitecturas multicapa complejas y costosas para ciertos códigos qLDPC.
• Herramienta de Diseño: La métrica de "exposición ponderada" proporciona una herramienta analítica rápida para evaluar y comparar diferentes diseños de enrutamiento sin necesidad de simulaciones de circuito completas costosas.
• Conexión con Teoría de Ruido: El trabajo conecta los resultados prácticos con la teoría asintótica de ruido de largo alcance (criterio AKP), mostrando que la condición de sumabilidad ($\alpha > 2$) es crucial para la tolerancia a fallos escalable en layouts planares.

En conclusión, el artículo establece que la geometría de enrutamiento induce correlaciones de fallos que degradan el rendimiento lógico, y que la optimización de esta geometría (ya sea mediante capas múltiples o permutaciones inteligentes en una sola capa) es esencial para alcanzar el potencial de los códigos qLDPC en hardware real.